[論文レビュー] Implementation of binary stochastic STDP learning using chalcogenide-based memristive devices

Charanraj Mohan, Luis A. Camuñas-Mesa+3 more|arXiv (Cornell University)|Mar 1, 2021

Advanced Memory and Neural Computing参考文献 40被引用数 4

ひとこと要約

本論文は、銀- chalcogenide メモリストル（Neuro-Bit）を用いて、特徴的な前・後突発電圧パルスを適用することで、バイナリーストキャスティックなスパイク時間依存性可塑性（STDP）学習が実験的に実装可能であることを示している。この手法は、デバイス固有のストキャスティシティを活用し、確率ベースのシナプス重み更新を実現し、最適な時間差において最大約90％の書き込み確率を達成することで、ニューロモルフィックシステムにおける低リソースでオンライン学習が可能となる。

ABSTRACT

The emergence of nano-scale memristive devices encouraged many different research areas to exploit their use in multiple applications. One of the proposed applications was to implement synaptic connections in bio-inspired neuromorphic systems. Large-scale neuromorphic hardware platforms are being developed with increasing number of neurons and synapses, having a critical bottleneck in the online learning capabilities. Spike-timing-dependent plasticity (STDP) is a widely used learning mechanism inspired by biology which updates the synaptic weight as a function of the temporal correlation between pre- and post-synaptic spikes. In this work, we demonstrate experimentally that binary stochastic STDP learning can be obtained from a memristor when the appropriate pulses are applied at both sides of the device.

研究の動機と目的

• 大規模ニューロモルフィックシステムにおけるオンライン学習のボトルネックを解消し、メモリスティブデバイスを用いた効率的なシナプス可塑性を実現すること。
• メモリストルにおける正確なアナログ重み制御の課題を克服し、ストキャスティックな動作を有する1ビットのシナプス重み更新を実装すること。
• 制御されたパルスシーケンスを用いて、chalcogenideベースのメモリストルを用いてストキャスティックなバイナリーストキャスティック STDP ルールを実験的にエミュレートできることを示すこと。
• デバイスのストキャスティシティを活用することで、ハイブリッドメモリストル-CMOS ニューロモルフィックプラットフォームにおけるリソース効率の良いイン・サイト学習を可能にすること。

提案手法

• 前シナプスパルスとして0.5Vの振幅と1.5msの幅、後シナプスパルストレインとして3つの-0.5Vパルス（30µs幅、0.75ms間隔）を適用した。
• ArC ONE キャリブレーションプラットフォームを用いて、前・後シナプスパルス間の時間差∆tを0〜8msの範囲で0.1ms刻みで変化させた。
• メモリストルにかかる電圧をVpre − Vpostとして測定し、1Vの振幅で30µs継続するパルスが特定の∆tウィンドウ内でのみ発生することを保証した。
• 各テストを100回繰り返し、抵抗値が50 kΩ未満の低抵抗状態（LRS）へのスイッチング確率を抵抗測定値に基づいて計算した。
• 0.5Vパルスがまれにスイッチングを引き起こすというデバイス固有のストキャスティシティを活用し、確率的 STDP ルールをエミュレートした。
• 観測された書き込み確率を∆tに対してマッピングすることで、生物学的 STDP に類似したバイナリーストキャスティック STDP 応答を示した。

実験結果

リサーチクエスチョン

• RQ1 chalcogenide ベースのメモリストルを用いて、バイナリーストキャスティック STDP ルールを実験的に実現できるか？
• RQ2 特定の前・後シナプスパルス形状が、メモリストルの状態スイッチング確率にどのように影響を与えるか？
• RQ3 メモリストルの内在的ストキャスティシティが、確率的シナプス重み更新をどの程度可能にするか？
• RQ4 パルスパラメータ（振幅、幅、タイミング）を調整することで、STDP 学習ルールをチューニングできるか？

主な発見

• 時間差∆tが約1.5msの周辺で、最大約90％の書き込み確率が達成された。これは、メモリストルに2つの1Vパルスが重複する状態に対応する。
• ∆t > 3ms では書き込み確率がほぼゼロに低下し、生物学的 STDP に類似した明確な強化ウィンドウが確認された。
• 望ましくない範囲の∆tでは1〜2％の残留書き込み確率が観測された。これは、0.5Vの閾値未満の電圧でのストキャスティックスイッチングに起因するとされた。
• 実験結果は、明確に∆t = 1.5msを中心にピークを持つ期待されるバイナリーストキャスティック STDP 行動とよく一致した。
• この手法により、高精度なアナログ制御を必要とせず、電圧パルスのみで1ビットのシナプス重み更新メカニズムを効果的にエミュレートできた。
• デバイスレベルのストキャスティシティを活用することで、スケーラブルで低消費電力なオンライン学習が、ハイブリッドメモリストル-CMOS ニューロモルフィックシステムで実現可能となった。