[論文レビュー] Implementing Boolean Functions with switching lattice networks

Rajesh Kumar Datta|arXiv (Cornell University)|Feb 19, 2022

Formal Methods in Verification被引用数 5

ひとこと要約

本稿では、四端子スイッチングラティスネットワークを用いて任意のブール関数を体系的に実装する手法を提案する。このラティスネットワークは、従来のCMOSスイッチとは異なり、より効率的な代替手段を提供する。ブールリテラルによるスイッチ接続性のモデル化とパスベース解析を活用することで、著者らは、ラティストポロジー上で自動的に関数実現と検証が可能な合成ツールおよびMAPPINGフレームワークを開発した。これにより、部品数が著しく削減され、将来の計算アーキテクチャ向けにスケーラブルな論理合成が可能になる。

ABSTRACT

Four terminal switching network is an alternative structure to realize the logic functions in electronic circuit modeling. This network can be used to implement a Boolean function with less number of switches than the two terminal based CMOS switch. Each switch of the network is driven by a Boolean literal. Any switch is connected to its four neighbors if a literal takes the value 1 , else it is disconnected. In our work, we aimed to develop a technique by which we can find out if any Boolean function can be implemented with a given four-terminal network. It is done using the path of any given lattice network. First, we developed a synthesis tool by which we can create a library of Boolean functions with a given four-terminal switching network and random Boolean literals. This tool can be used to check the output of any lattice network which can also function as a lattice network solver. In the next step, we used the library functions to develop and test our MAPPING tool where the functions were given as input and from the output, we can get the implemented function in four terminal lattice network. Finally, we have proposed a systematic procedure to implement any Boolean function with a efficient way by any given one type of lattice network.

研究の動機と目的

• 任意のブール関数を四端子スイッチングラティスネットワークを用いて体系的に実装する技術を開発すること。
• 従来の二端子CMOSベースの論理合成と比較して、必要なスイッチ数を削減すること。
• 与えられたラティスネットワーク構造およびランダムなブールリテラル割り当てに対して、実装可能なブール関数のライブラリを自動生成する合成ツールを開発すること。
• 入力ブール関数をその同等のラティスネットワーク構成にマッピングするMAPPINGツールを設計・検証すること。
• 任意のブール関数を単一のラティスネットワークトポロジー型に効率的に実装する一般的手順を確立すること。

提案手法

• 各スイッチを、ブールリテラルが1に評価される場合にのみ隣接ノードに接続される四端子デバイスとしてモデル化すること。
• 接続性パターンに基づいて、特定のブール関数が与えられたラティスネットワークで実現可能かどうかを判断するためのパスベース解析を用いること。
• 与えられたラティス構造およびランダムなリテラル割り当てに対して、実装可能なブール関数のライブラリを自動生成する合成ツールを開発すること。
• 入力としてブール関数を受け取り、その関数を実現する対応するラティスネットワーク構成を出力するMAPPINGツールを作成すること。
• 単一で均一なラティスタイプを用いて、任意のブール関数を体系的な手順でラティスネットワークにマッピングするプロシージャを適用し、スケーラビリティと効率性を確保すること。
• 複数のベンチマーク関数を対象に機能検証およびテストを実施することで、フレームワークの妥当性を検証すること。

実験結果

リサーチクエスチョン

• RQ1 四端子スイッチングラティスネットワークを用いて、従来のCMOS実装と比較してスイッチ数を減らしながら、任意のブール関数を体系的に実現可能か？
• RQ2 与えられたラティスネットワークが特定のブール関数を実現可能であるためには、スイッチ接続性およびリテラル割り当てにどのような条件を満たす必要があるか？
• RQ3 与えられたラティストポロジー上で実現可能なブール関数のライブラリを自動生成する合成ツールは、どのように設計できるか？
• RQ4 MAPPINGツールは、与えられたブール関数からラティスネットワーク構成をどれほど正確に再構築できるか？
• RQ5 任意のブール関数を最小限のハードウェアオーバーヘッドで、一様なラティスネットワークタイプに実装する一般的かつ繰り返し可能な手順は存在するか？

主な発見

• 提案手法により、従来のCMOSベースの設計と比較してスイッチ数を削減しつつ、任意のブール関数を四端子スイッチングラティスネットワークで実装可能であることが確認された。
• 合成ツールは、与えられたラティス構造上で実現可能なブール関数の包括的なライブラリを正常に生成し、多様な論理式において機能的カバレッジを示した。
• MAPPINGツールは、入力ブール関数からラティスネットワーク構成を正確に再構築でき、論理合成における逆マッピングの実現可能性を裏付けた。
• パスベースの接続性解析は、特定のラティス上で関数が実現可能かどうかを判定するうえで有効であり、信頼性の高い検証メカニズムを提供した。
• 体系的な手順により、単一の均一なラティスネットワークタイプ上で任意のブール関数をスケーラブルかつ効率的に実現可能であり、将来のハードウェア合成を支援する。
• 構造の単純さと部品数の削減という点で、本フレームワークは将来の計算パラダイムへの応用可能性を示している。