[論文レビュー] Implementing High-Order FIR Filters in FPGAs

P. Födisch, Artsiom Bryksa+3 more|arXiv (Cornell University)|Oct 11, 2016

Digital Filter Design and Implementation参考文献 4被引用数 4

ひとこと要約

この論文は、最新のFPGA向けに最適化されたスティリックFIRフィルタアーキテクチャを提案している。DSPブロックを活用し、追加の論理回路を必要としない左シフト演算を用いた新規正規化手法により、係数の動的範囲を拡大している。設計は、最大526 MHzで動作し、スライス論理使用率が1%未塔であり、高次フィルタにおいて、標準的なFIRコンパイラツールに比べてタイミングとルーティング効率に優れている。

ABSTRACT

Contemporary field-programmable gate arrays (FPGAs) are predestined for the application of finite impulse response (FIR) filters. Their embedded digital signal processing (DSP) blocks for multiply-accumulate operations enable efficient fixed-point computations, in cases where the filter structure is accurately mapped to the dedicated hardware architecture. This brief presents a generic systolic structure for high-order FIR filters, efficiently exploiting the hardware resources of an FPGA in terms of routability and timing. Although this seems to be an easily implementable task, the synthesizing tools require an adaptation of the straightforward digital filter implementation for an optimal mapping. Using the example of a symmetric FIR filter with 90 taps, we demonstrate the performance of the proposed structure with FPGAs from Xilinx and Altera. The implementation utilizes less than 1% of slice logic and runs at clock frequencies up to 526 MHz. Moreover, an enhancement of the structure ultimately provides an extended dynamic range for the quantized coefficients without the costs of additional slice logic.

研究の動機と目的

• FPGAにおけるFIRフィルタ実装の非効率性を解消するため、DSPブロックアーキテクチャへのマッピングが最適でない問題に対処すること。
• FPGAのハードウェア制約に適合するようにフィルタ構造を再設計することで、高次フィルタにおけるルーティング効率とタイミングを改善すること。
• 論理リソースの増加なしに固定小数点係数の精度を向上させるために、ビットシフトを用いた正規化技術を導入すること。
• 商用FIRコンパイラツールに比べ、クロック周波数とリソース効率の両面で優れた性能を示すことを実証すること。

提案手法

• 最新FPGAのDSPブロックアーキテクチャに直接マッピング可能なスティリックFIRフィルタ構造を設計し、ルーティングとタイミングのボトルネックを最小限に抑える。
• 線形位相の対称性を用いた係数削減により、乗算器の数を半分に削減する対称FIRフィルタを実装する。
• 入力サンプルに対して左シフト演算を用いた正規化ステップを導入し、固定小数点係数の動的範囲を拡大する。
• Xilinx DSP48E1におけるプリアドゥーラのビット幅（25ビット）に制限されたシフト量 $ Q_k' $ を設定し、DSPブロックの制約に適合させる。
• 部分積和の前に偏りを補正するため、正規化を $ 2^{-d_k}S = \mathrm{round}(h_k 2^{b-1+Q_k}) (z^{-k} + z^{-(1+k)})X $ を用いて適用する。
• XilinxおよびAlteraツールを用いて合成を行い、論理リソース使用率、クロック周波数、タイミングパフォーマンスを評価する。

実験結果

リサーチクエスチョン

• RQ1 高次フィルタを最新FPGAのDSPブロックに効率的にマッピングする方法は何か？ これにより論理使用率を最小限に抑え、クロック周波数を最大化できるか？
• RQ2 論理リソースの増加なしに、固定小数点演算における係数の動的範囲を向上させることは可能か？
• RQ3 左シフトによる正規化が、フィルタの精度とハードウェアリソース使用量に与える影響は何か？
• RQ4 提案されたスティリック構造は、商用FIRコンパイラツールに比べ、パフォーマンスとリソース効率の両面で優れているか？

主な発見

• 提案されたスティリックFIRフィルタは、Xilinx FPGA上で最大526 MHzで動作し、一般的なコンパイラベースの実装に比べ顕著に高い周波数を達成している。
• 設計はスライス論理リソースの1%未塔を使用しており、高次フィルタにおいて高いリソース効率を示している。
• 左シフト正規化を施した強化された構造は、論理リソースの増加やクロック周波数の低下を伴わずに、ストップバンド減衰を向上させている。
• 正規化技術により、余分な符号拡張ビットを除去することで、固定小数点係数の有効な動的範囲が拡大され、精度が向上している。
• 正規化論理の追加にもかかわらず、クリティカルパス遅延は維持され、タイミングの劣化は生じていない。
• 本手法は、ルーティング効率および達成可能な最大クロック周波数の両面で、標準的なFIRコンパイラツールを上回っている。