[論文レビュー] Inter-Tier Process Variation-Aware Monolithic 3D NoC Architectures

Shouvik Musavvir, Anwesha Chatterjee+3 more|arXiv (Cornell University)|Jun 10, 2019

Interconnection Networks and Systems参考文献 37被引用数 4

ひとこと要約

本稿では、低温プロセスによるプロセス変動に起因する性能劣化を軽減するため、モノリシック3Dネットワークオンチップ（NoC）アーキテクチャ向けに、階層間プロセス変動に配慮した設計手法を提案する。変動に配慮したモデルに基づき、階層に応じてルーター内ステージおよびルーター間リンクを戦略的に配置することで、SPLASH-2およびPARSECベンチマーク全体で平均して27.4％のエネルギー遅延積（EDP）低減を達成した。

ABSTRACT

Monolithic 3D (M3D) technology enables high density integration, performance, and energy-efficiency by sequentially stacking tiers on top of each other. M3D-based network-on-chip (NoC) architectures can exploit these benefits by adopting tier partitioning for intra-router stages. However, conventional fabrication methods are infeasible for M3D-enabled designs due to temperature related issues. This has necessitated lower temperature and temperature-resilient techniques for M3D fabrication, leading to inferior performance of transistors in the top tier and interconnects in the bottom tier. The resulting inter-tier process variation leads to performance degradation of M3D-enabled NoCs. In this work, we demonstrate that without considering inter-tier process variation, an M3D-enabled NoC architecture overestimates the energy-delay-product (EDP) on average by 50.8% for a set of SPLASH-2 and PARSEC benchmarks. As a countermeasure, we adopt a process variation aware design approach. The proposed design and optimization method distribute the intra-router stages and inter-router links among the tiers to mitigate the adverse effects of process variation. Experimental results show that the NoC architecture under consideration improves the EDP by 27.4% on average across all benchmarks compared to the process-oblivious design.

研究の動機と目的

• 低温プロセスによる低温度プロセスによる階層間プロセス変動に起因するモノリシック3D（M3D）NoCアーキテクチャの性能劣化を是正する。
• 従来のM3D NoC設計では、階層間プロセス変動を無視することで、EDPを平均で50.8％過大評価していることを特定する。
• 階層間の性能特性に応じて、ルーター内ステージおよびルーター間リンクの配置を最適化するプロセス変動に配慮した設計手法を開発する。
• 実際のプロセス製造制約を考慮したM3D NoCアーキテクチャにおけるエネルギー遅延積（EDP）を最小化する。
• 階層ごとの性能差を考慮することで、3D統合回路向けにより正確で効率的なNoC設計を可能にする。

提案手法

• 低温プロセスによる低温度プロセスによる影響を、上位階層のトランジスタ性能および下位階層のインターコネクトにモデル化する。
• 論理回路およびインターコネクトのプロセス変動に配慮した遅延および消費電力モデルを用いて、階層間での性能変動を特徴づける。
• 各階層の性能特性に基づき、ルーター内ステージおよびルーター間リンクの配置を決定する設計最適化フレームワークを構築する。
• EDPを最小化しつつ、階層間の面積およびタイミング制約を満たす多目的最適化戦略を用いる。
• SPLASH-2およびPARSECベンチマークのセットに最適化を適用し、EDPの改善を評価する。
• 実際のプロセス変動条件下でシミュレーションによる評価を実施し、設計を検証する。

実験結果

リサーチクエスチョン

• RQ1 階層間プロセス変動を無視した場合、M3D NoCアーキテクチャにおけるEDP推定がどれほど不正確になるか。
• RQ2 プロセス変動に起因する性能劣化を緩和するために、ルーター内ステージおよびルーター間リンクをどのように階層に最適に配置できるか。
• RQ3 プロセス変動に配慮した設計を採用した場合、プロセス無視型ベースラインと比較して、EDPにどの程度の改善が達成できるか。
• RQ4 SPLASH-2およびPARSECベンチマークのような多様なワークロードにおいて、提案手法はどのように性能を発揮するか。
• RQ5 階層間変動を考慮した場合に、提案された最適化がEDP低減を実現しつつ、タイミングおよび面積制約を満たすことができるか。

主な発見

• 従来のM3D NoC設計では、階層間プロセス変動を無視することで、EDPを平均で50.8％過大評価している。
• 提案されたプロセス変動に配慮した設計により、SPLASH-2およびPARSECベンチマーク全体でEDPが平均27.4％低減された。
• EDPの改善は多様なワークロードで一貫しており、さまざまなトラフィックパターンに対しても頑健であることが示された。
• 性能が重要なコンponentsを性能が優れた階層に配置することで、性能劣化を効果的に緩和できた。
• 最適化フレームワークは、現実のプロセス変動モデル下でもEDP、面積、タイミング制約をうまくバランスさせた。
• 結果から、プロセス変動に配慮した設計が、正確で効率的なM3D NoC実装にとって不可欠であることが確認された。