[論文レビュー] Interface traps in graphene field effect devices: extraction methods and influence on characteristics

Gennady I. Zebrev, E. V. Melnik+1 more|arXiv (Cornell University)|May 22, 2014

Graphene research and applications被引用数 5

ひとこと要約

本稿では、グラフェンフィールドエフェクトデバイスにおける界面準位の影響を調査し、C-V測定からの準位密度の抽出手法に焦点を当てる。電子-ホールパドルや多体効果のため、準位密度を一意に特定することが困難であり、また準位に起因する抵抗率ピークの形状が準位の静電容量に依存することを示し、デバイス特性のサンプル間ばらつきを説明している。

ABSTRACT

We study impact of the near-interfacial oxide traps on the C-V and I-V characteristics of graphene gated structures. Methods of extraction of interface trap level density in graphene field effect devices from the capacitance-voltage measurements are described and discussed. It has been found that the effects of electron-electron or hole-hole interactions and electron-hole puddles can be mixed in C-V characteristics putting obstacles in the way of uniquely determined extraction of the interface trap density in graphene. Influence of the interface traps on DC and AC capacitance and conductance characteristics of graphene field-effect structures is described. It has been shown that variety of widths of resistivity peaks in various samples could be explained by different interface trap capacitance values.

研究の動機と目的

• グラフェンベースのフィールドエフェクトデバイスにおける近接界面酸化被膜準位がC-VおよびI-V特性に与える影響を分析すること。
• グラフェンヘテロ構造における静電容量-電圧（C-V）測定から界面準位密度を抽出するための手法の開発および評価すること。
• C-Vデータにおいて、電子-ホールパドルや電子-電子相互作用などの内在的多体効果と準位効果を区別する課題に対処すること。
• 異なるサンプル間での抵抗率ピーク幅の変動と界面準位の静電容量値の差異との相関関係を明らかにすること。
• 界面準位がグラフェンフィールドエフェクト構造におけるDCおよびAC静電容量およびコンダクタンス性能を劣化させる主なメカニズムを明確にすること。

提案手法

• グラフェンフィールドエフェクトデバイスにおける界面準位密度の抽出に、主に静電容量-電圧（C-V）測定を実験的手法として用いる。
• C-V特性の理論的モデリングは、界面準位、電子-ホールパドル、多体相互作用の寄与を考慮する。
• 複数のサンプルにおける抵抗率ピーク幅の分析を用いて、界面準位の静電容量値の変動を推定する。
• 異なる準位および多体状態における測定C-V曲線とシミュレート曲線の比較により、準位効果を分離可能である。
• 本研究では、実験データと理論的モデリングの詳細な分析を含む書籍の章原稿形式を採用し、『Graphene Science Handbook』に提出している。
• データ解釈は、競合する物理的効果が存在する中で界面準位の兆候を特定することに焦点を当てる。

実験結果

リサーチクエスチョン

• RQ1 グラフェンフィールドエフェクトデバイスにおける界面準位は、C-VおよびI-V特性にどのように影響を与えるか？
• RQ2 電子-ホールパドルおよび多体相互作用は、C-V測定からの界面準位密度の正確な抽出をどの程度妨げるか？
• RQ3 グラフェンデバイスにおける抵抗率ピーク幅と界面準位の静電容量の間にはどのような関係があるか？
• RQ4 界面準位の静電容量値の変動が、複数のサンプル間でのデバイス動作の差異をどのように説明できるか？
• RQ5 界面準位がグラフェンFETにおけるDCおよびAC静電容量およびコンダクタンスを劣化させる主なメカニズムは何か？

主な発見

• 界面準位は、グラフェンフィールドエフェクト構造におけるDCおよびAC静電容量およびコンダクタンスに顕著な影響を及ぼし、C-V特性に測定可能なずれを引き起こす。
• 電子-ホールパドルおよび多体相互作用の存在は、C-V曲線における準位関連の特徴を隠蔽または模倣する可能性があり、準位密度の正確な抽出を複雑にする。
• 異なるグラフェンサンプル間での抵抗率ピーク幅の変動は、界面準位の静電容量値の差異と直接相関している。
• 本研究では、C-V曲線の形状およびピークの幅広がりの詳細な分析を通じて、準位に起因する効果と内在的多体効果を区別可能であることを示している。
• 提案された抽出手法は、界面準位密度を定量化するためのフレームワークを提供するが、実験データにおける重複する物理的寄与のため、正確性には限界がある。
• 結果は、グラフェンベースのナノデバイスにおける電気的測定を解釈する際、界面準位の静電容量を考慮することが重要であることを強調している。