[論文レビュー] LiteX: an open-source SoC builder and library based on Migen Python DSL

Florent Kermarrec, Sébastien Bourdeauducq+2 more|arXiv (Cornell University)|May 5, 2020

Embedded Systems Design Techniques参考文献 11被引用数 9

ひとこと要約

LiteX は、Migen の Python ベースの内部ドメイン固有言語 (DSL) を使用して、FPGA 設計を簡素化する、オープンソースで BSD ライセンスの SoC ビルダーおよび IP ライブラリです。RISC-V および LM32 コアのネイティブなサポートを備え、Lattice ECP5 FPGA に対して Trellis、Yosys、Nextpnr を使用してエンドツーエンドのオープンソースツールチェーン統合を実現しており、商業的ツールを一切使用せずに約 14 分で合成が可能となっています。

ABSTRACT

LiteX is a GitHub-hosted SoC builder / IP library and utilities that can be used to create SoCs and full FPGA designs. Besides being open-source and BSD licensed, its originality lies in the fact that its IP components are entirely described using Migen Python internal DSL, which simplifies its design in depth. LiteX already supports various softcores CPUs and essential peripherals, with no dependencies on proprietary IP blocks or generators. This paper provides an overview of LiteX: two real SoC designs on FPGA are presented. They both leverage the LiteX approach in terms of design entry, libraries and integration capabilities. The first one is based on RISC-V core, while the second is based on a LM32 core. In the second use case, we further demonstrate the use of a fully open-source toolchain coupled with LiteX.

研究の動機と目的

• Python ベースのハードウェア記述に基づく、完全にオープンソースで再利用可能かつ合成可能な SoC 設計フローを提供すること。
• FPGA システムオンチップ開発における商業的 IP ブロックや EDA ツールへの依存を排除すること。
• FPGA ベースの SoC 合成およびビットストリーム生成におけるエンドツーエンドのオープンソースツールチェーン支援を実証すること。
• 高水準で合成可能な DSL を用いて、ソフトコア CPU、メモリコントローラー、周辺機器のシームレスな統合を可能にすること。
• 再利用可能で抽象化された IP コンponent と、自動化された低レベルの詳細（例：CDC、バス幅変換）を活用して、FPGA 開発におけるプラットフォームベース設計を促進すること。

提案手法

• Migen の Python ベースの内部ドメイン固有言語 (DSL) を活用し、RTL コンポーネントおよびシステムインターコネクトを高水準の抽象化で記述する。
• モジュラー SoC ビルダー フレームワークを用いて、RISC-V や LM32 プロセッサ、DDR3/SDRAM コントローラー、HDMI 出力、周辺機器などの IP コアをインスタンス化および接続する。
• クロックドメインクロス (CDC)、バス幅変換、メモリコントローラー設定などの低レベル設計の複雑さを自動で処理する。
• Vivado やオープンソース フローなどの下流の合成および配置配線ツール向けに、標準の Verilog RTL および XDC 時刻制約ファイルを生成する。
• Trellis、Yosys、Nextpnr などのオープンソース EDA ツールチェーンと統合し、商業ツールを一切使用せずにビットストリーム生成を可能にする。
• コンポーネントが Python クラスとメソッドチェーンを用いて合成される階層的かつオブジェクト指向の設計パターンを採用し、読みやすく保守性の高い SoC 定義を実現する。

実験結果

リサーチクエスチョン

• RQ1 Python ベースの内部 DSL は、複雑で再利用可能な FPGA ベース SoC 設計の作成を著しく簡素化できるか？
• RQ2 Trellis、Yosys、Nextpnr などのオープンソース EDA ツールチェーンは、Vivado などの商業ツールに比べて、完全な SoC 合成およびビットストリーム生成においてどの程度代替可能か？
• RQ3 高水準の DSL において、低レベルの FPGA 設計課題（例：CDC、クロックドメイン管理、メモリインターフェースの適合）の自動処理はどの程度効果的か？
• RQ4 RISC-V や LM32 コアをサポートする完全にオープンソースで BSD ライセンスの SoC フレームワークである LiteX は、商業ソリューションと同等の生産性とパフォーマンスを達成できるか？
• RQ5 手書きの Verilog/VHDL に比べて、RTL 生成に高水準の Python DSL を使用する場合のパフォーマンスオーバーヘッドはどの程度か？

主な発見

• LiteX は、商業的 IP や EDA ソフトウェアに依存せず、オープンソース ツールと Python ベースの DSL のみを用いて、FPGA 上で複雑で動作する SoC 設計を実現可能である。
• LM32 プロセッサ、SDRAM コントローラー、周辺機器を備えた完全な SoC が、オープンソース ツールチェーン (Trellis、Yosys、Nextpnr) を使用して約 14 分で正常に合成された。
• フレームワークは、ピンアウトとタイミングパラメータに基づいて、クロックドメインクロス (CDC)、バス幅変換、DDRPHY 設定などの複雑なタスクを自動で処理する。
• LiteX とオープンソース EDA スタックの統合は、完全に再現可能で透明性があり、コミュニティメンテナンス可能な FPGA 設計フローが実現可能であることを示している。
• LiteX は RISC-V や LM32 といった複数のソフトコア CPU と、基本的な周辺機器をサポートしており、ROM や SDRAM からのフルシステム起動と実行が可能であることが、LM32 ベースの設計で実証された。
• Migen の DSL の使用により、RTL 開発の複雑さが軽減され、コードの保守性が向上し、複数の FPGA プラットフォームにわたる迅速なプロトタイピングと再利用が可能になった。