[論文レビュー] Macro Placement by Wire-Mask-Guided Black-Box Optimization

Yunqi Shi, Ke Xue+2 more|arXiv (Cornell University)|Jun 29, 2023

VLSI and FPGA Design Techniques被引用数 6

ひとこと要約

本稿では、ワイヤーマスクを用いたグリーディー手順により目的関数の評価を高速化する、VLSIマクロ配置のブラックボックス最適化フレームワークであるWireMask-BBOを提案する。マクロの座標として直接解を表現し、ワイヤーマスク駆動の局所探索により改善することで、既存の配置を微調整する際、最大50%のHPWL低減を達成し、強化学習や解析的手法を含む最先端の手法を上回る性能を発揮する。

ABSTRACT

The development of very large-scale integration (VLSI) technology has posed new challenges for electronic design automation (EDA) techniques in chip floorplanning. During this process, macro placement is an important subproblem, which tries to determine the positions of all macros with the aim of minimizing half-perimeter wirelength (HPWL) and avoiding overlapping. Previous methods include packing-based, analytical and reinforcement learning methods. In this paper, we propose a new black-box optimization (BBO) framework (called WireMask-BBO) for macro placement, by using a wire-mask-guided greedy procedure for objective evaluation. Equipped with different BBO algorithms, WireMask-BBO empirically achieves significant improvements over previous methods, i.e., achieves significantly shorter HPWL by using much less time. Furthermore, it can fine-tune existing placements by treating them as initial solutions, which can bring up to 50% improvement in HPWL. WireMask-BBO has the potential to significantly improve the quality and efficiency of chip floorplanning, which makes it appealing to researchers and practitioners in EDA and will also promote the application of BBO. Our code is available at https://github.com/lamda-bbo/WireMask-BBO.

研究の動機と目的

• VLSIチップフロントプレインニングの複雑化が進む中、特にマクロ配置において、従来の手法がスケーラビリティと効率性に限界を抱える問題に対処すること。
• 配置品質を向上させつつ計算効率を維持する汎用的なブラックボックス最適化フレームワークの開発。
• 任意の既存配置解に対して、顕著なHPWL改善を達成できる後処理による微調整を可能にすること。
• ワイヤーマスク駆動のグリーディー評価手順が、収束速度と解の品質の向上に顕著に寄与することの実証。
• 将来のBBOアルゴリズム開発を支援する再利用可能でオープンソースのベンチマークの確立。

提案手法

• マクロ配置を、複雑なゲノタイプ・フェノタイプマッピングを回避するため、離散化されたチップキャンバス上の座標ベクトルとして直接表現する。
• ワイヤーマスクを用いて、各マクロを各候補グリッドに移動させた際のHPWL増分を事前に計算することで、局所評価を高速化する。
• グリーディー手順により、重複を避けながらHPWLを最小化する近接グリッドにマクロを逐次再配置することで、評価前に現在の解を改善する。
• 改善された解を、ランダムサーチ、ベイズ最適化、遺伝的アルゴリズムなどの任意のブラックボックス最適化（BBO）アルゴリズムに供給する。
• 任意の既存配置を初期解として利用可能であり、効果的な後処理による微調整が可能である。
• フレームワークはモジュラーなシステムとして実装され、将来のアルゴリズム的イノベーションを支援するため、オープンソースで公開されている。

Figure 1: General flow of chip floorplanning and routing, where the routing stage basically relies on the placement result. We focus on the macro placement task in this paper.

実験結果

リサーチクエスチョン

• RQ1 ワイヤーマスク駆動のグリーディー手順は、マクロ配置のブラックボックス最適化における目的関数評価を顕著に高速化できるか？
• RQ2 WireMask-BBOフレームワークは、パッケージングベース、解析的、強化学習手法と比較して、HPWLと実行時間の両面で優れているか？
• RQ3 WireMask-BBOは、後処理による微調整によって、既存配置をどの程度改善できるか？
• RQ4 ランダムサーチ、ベイズ最適化、遺伝的アルゴリズムなどの異なるBBOアルゴリズムにおいて、WireMask-BBOの性能はどのように変動するか？
• RQ5 WireMask-BBOは、アリアンRISC-V CPUのような複雑な実際の産業ベンチマークに対しても、効果的に適用可能か？

主な発見

• 遺伝的アルゴリズムを搭載したWireMask-EAは、7つのベンチマークのうち6つで最良のHPWL結果を達成し、平均8分で最先端のMaskPlaceを上回った。
• SP-SAに対しては1,000分間の微調整で平均53.93%のHPWL改善、MaskPlaceに対しては17.06%の改善を達成した。
• ランダムサーチ（WireMask-RS）のような単純なBBO手法ですら、先行する最先端手法を上回るHPWLを達成しており、評価手順の有効性が裏付けられた。
• 従来の手法と比較して、より少ない時間で顕著なHPWL低減を実現しており、効率性と品質のトレードオフにおいて優れた性能を示した。
• アリアンRISC-Vベンチマークでは、同時期の先進的手法（ChiPFormer や AutoDMP を含む）と比較しても、WireMask-BBOは明確な優位性を維持した。
• ワイヤーマスク駆動のグリーディー評価により、高速かつ効果的な探索が可能となり、多様なBBOアルゴリズムや配置ヒューリスティクスとの高い互換性を示した。

Figure 3: An example illustration of objective evaluation of WireMask-BBO.