[論文レビュー] MasterRTL: A Pre-Synthesis PPA Estimation Framework for Any RTL Design

Wenji Fang, Yao Lu+6 more|arXiv (Cornell University)|Nov 14, 2023

Embedded Systems Design Techniques被引用数 5

ひとこと要約

MasterRTL は、RTL デザインをシンプルな演算子グラフ（SOG）表現に変換し、カスタマイズされた機械学習モデルを用いて、多様な設計においてタイミング（TNS、WNS）、パワー、面積を高い精度で予測する前合成 PPA 評価フレームワークである。TNS、WNS、パワーの各予測において、それぞれ 0.33、0.22、0.15 の相関向上を達成し、低ランタイムオーバーヘッドを維持しながら、クロスデザインへの一般化を可能にした。

ABSTRACT

In modern VLSI design flow, the register-transfer level (RTL) stage is a critical point, where designers define precise design behavior with hardware description languages (HDLs) like Verilog. Since the RTL design is in the format of HDL code, the standard way to evaluate its quality requires time-consuming subsequent synthesis steps with EDA tools. This time-consuming process significantly impedes design optimization at the early RTL stage. Despite the emergence of some recent ML-based solutions, they fail to maintain high accuracy for any given RTL design. In this work, we propose an innovative pre-synthesis PPA estimation framework named MasterRTL. It first converts the HDL code to a new bit-level design representation named the simple operator graph (SOG). By only adopting single-bit simple operators, this SOG proves to be a general representation that unifies different design types and styles. The SOG is also more similar to the target gate-level netlist, reducing the gap between RTL representation and netlist. In addition to the new SOG representation, MasterRTL proposes new ML methods for the RTL-stage modeling of timing, power, and area separately. Compared with state-of-the-art solutions, the experiment on a comprehensive dataset with 90 different designs shows accuracy improvement by 0.33, 0.22, and 0.15 in correlation for total negative slack (TNS), worst negative slack (WNS), and power, respectively.

研究の動機と目的

• スケールに応じて、任意の RTL デザインに対する正確で一般化可能な前合成 PPA 評価の欠如を解消すること。
• 新しい設計や設計タイプ間での一般化に失敗するか、再トレーニングを要する既存の機械学習ベースの PPA モデルの限界を克服すること。
• 設計の意味論を保持しつつ、ゲートレベルのネットリストとの乖離を小さくする、統一的で汎用的な RTL 表現を開発すること。
• 1 つのフレームワークを用いて、タイミング（TNS、WNS）、パワー（ベクターレスおよびベクターベース）、面積の複数の PPA メトリクスを高精度でクロスデザインに予測可能にする。

提案手法

• RTL HDL コードを、単一ビットの基本的演算子のみを用いる新しいビットレベル表現であるシンプル・オペレータ・グラフ（SOG）に変換し、多様な設計スタイルを統一し、モデルの一般化を向上させる。
• RTL の意味論を保持しつつ、AST に類似した構造よりもゲートレベルのネットリストに近い、階層的かつグラフベースの SOG 表現を構築する。
• TNS、WNS のタイミング推定、パワー、面積推定の各タスクに特化した独立した機械学習モデルを開発し、90 種類の多様な RTL デザインからなる包括的なデータセットでトレーニングする。
• 実際のトレーニングデータが限られる状況でもモデルのロバスト性を向上させるために、実際の設計から生成された合成 RTL デザインを用いたデータ拡張戦略を採用する。
• ツリーに基づくモデルを用いて、マスターレイアウトの前合成出力を特徴量として活用し、配置後物理設計段階への予測を拡張する。
• 全 PPA 予測の推論オーバーヘッドを低く抑え、全パイプラインで合成時間の 0.5% 未満（推論時間は 0.1 秒未塔）を達成する。

実験結果

リサーチクエスチョン

• RQ1 高精度でクロスデザインに一般化可能な機械学習ベースの PPA 評価を実現するための、最も適切な RTL 表現は何か？
• RQ2 再トレーニングを必要とせずに、多様な RTL デザインに一般化可能な機械学習モデルはどのように設計できるか？
• RQ3 統一された表現が、RTL とゲートレベルのネットリストとの意味論的ギャップを小さくすることで、予測精度の向上に寄与できるか？
• RQ4 実際の設計データが限られる状況で、合成 RTL デザインを用いたデータ拡張は、モデル性能の向上にどの程度有効か？
• RQ5 このフレームワークは、合成以降の予測、例えば配置後の物理設計結果の PPA メトリクス予測へも拡張可能か？

主な発見

• MasterRTL は、最先端の手法と比較して、合計ネガティブスラック（TNS）の相関で 0.33 の向上、ワーストネガティブスラック（WNS）で 0.22、パワー推定で 0.15 の向上を達成した。
• 再トレーニングを必要とせず、90 種類の多様な RTL デザインすべてで高い精度を維持したため、強力なクロスデザイン一般化能力を示した。
• 全 PPA 予測の推論時間は 0.1 秒未塔であり、全パイプラインの合成時間に占めるオーバーヘッドは 0.5% 未塔であった。
• AST に基づく表現と比較して、SOG 表現は異なる設計タイプ間の乖離を顕著に低減し、モデルの一般化を向上させた。
• 実際のトレーニングデータが少ない状況でも、合成 RTL デザインを用いたデータ拡張により、パスレベルのタイミングモデルの精度が向上した。
• 配置後 PPA 予測に対しても、正解の合成結果と同等またはそれ以上の精度で成功した。