[論文レビュー] MATCHA: A Fast and Energy-Efficient Accelerator for Fully Homomorphic Encryption over the Torus

Lei Jiang, Qian Lou+1 more|arXiv (Cornell University)|Feb 17, 2022

Cryptography and Data Security被引用数 4

ひとこと要約

MATCHA は、近似乗算なしの整数 FFT/理想 FFT と、積極的なブートストラップ鍵アンローリングを組み合わせたハードウェアアクセラレータであり、パイプライン化されたデータパスにより、完全準同型暗号（TFHE）の処理を高速化する。CPU、GPU、FPGA、ASICソリューションと比較して、スループットは 2.3倍、ワットあたりスループットは 6.3倍向上し、TFHEゲート処理における性能とエネルギー効率を顕著に改善する。

ABSTRACT

Fully Homomorphic Encryption over the Torus (TFHE) allows arbitrary computations to happen directly on ciphertexts using homomorphic logic gates. However, each TFHE gate on state-of-the-art hardware platforms such as GPUs and FPGAs is extremely slow ($>0.2ms$). Moreover, even the latest FPGA-based TFHE accelerator cannot achieve high energy efficiency, since it frequently invokes expensive double-precision floating point FFT and IFFT kernels. In this paper, we propose a fast and energy-efficient accelerator, MATCHA, to process TFHE gates. MATCHA supports aggressive bootstrapping key unrolling to accelerate TFHE gates without decryption errors by approximate multiplication-less integer FFTs and IFFTs, and a pipelined datapath. Compared to prior accelerators, MATCHA improves the TFHE gate processing throughput by $2.3 imes$, and the throughput per Watt by $6.3 imes$.

研究の動機と目的

• CPU、GPU、FPGA などの既存のハードウェアプラットフォームにおける TFHE ゲート処理の高い遅延と低いエネルギー効率を解消すること。
• TFHE ブートストラップ処理において実行時間を支配する FFT/IFFT カーネルのボトルネックを軽減すること。
• TFHE における誤差耐性を活用することで、正しく動作する前提で、スループットを向上させるために積極的なブートストラップ鍵アンローリング（BKU）を可能にすること。
• 浮動小数点演算を一切使用しない近似整数 FFT/理想 FFT をサポートする、パイプライン化されエネルギー効率の高いアクセラレータアーキテクチャを設計すること。
• 最新の CPU、GPU、FPGA、ASIC に基づく TFHE アクセラレータと比較して、優れた性能とエネルギー効率を達成すること。

提案手法

• MATCHA は、加算とビットシフトのみに依存する近似乗算なしの整数 FFT/IFFT を使用し、小さな誤差を許容することで面積と消費電力を削減する。これらの誤差は復号時に吸収される。
• 積極的なブートストラップ鍵アンローリング（BKU）をサポートするため、専用の TGSW クラスタと外部プロダクトコアを備えたパイプライン化されたデータパスを実装し、FFT/IFFT の呼び出し回数を削減する。
• 順次的な TGSW メモリアクセスと不規則な FFT/IFFT アクセスを別々のレジスタバンクで管理することで、データハザードを最小限に抑え、スループットを向上させる。
• TFHE 操作をアーキテクチャにスケジューリングおよびマッピングするため、CGRA ベースのモデリングフレームワーク（OpenCGRA）を活用し、正確な遅延と消費電力の推定を可能にする。
• 16nm 工程で合成され、標準的な TFHE パrameter（N=1024, k=1, Bg=1024, l=3）の下で、CPU、GPU、FPGA、ASIC のベースラインと比較評価された。
• MATCHA は BKU に m=3 をサポートし、GPU（m=4）と比較してより低い消費電力で高いスループットを実現する。

実験結果

リサーチクエスチョン

• RQ1 TFHE ブートストラップ処理において、近似乗算なしの整数 FFT/IFFT を使用しても、復号エラーが発生しないか、効果的に運用可能か？
• RQ2 ハードウェアアクセラレータにおける TFHE に対して、積極的なブートストラップ鍵アンローリング（BKU）がスループットとリソース利用効率に与える影響は何か？
• RQ3 最適化されたメモリアクセスパターンを備えたパイプライン化されたデータパスは、TFHE ゲート処理における遅延を顕著に低減し、エネルギー効率を向上させることができるか？
• RQ4 カスタム ASIC アクセラレータ（MATCHA）は、CPU、GPU、FPGA に基づく TFHE 実装と比較して、性能とエネルギー効率にどの程度の向上をもたらすか？
• RQ5 FFT/IFFT カーネルにおける近似演算を、セキュリティや正しさを損なわずに、どの程度活用できるか？

主な発見

• m=3 のとき、MATCHA は TFHE NAND ゲートの遅延を 0.37ms に短縮し、GPU（m=4 時に 0.18ms）を上回り、CPU（m=2 時に 6.67ms）と比較して顕著に遅延を低減した。
• 両者とも m=3 を使用する場合、MATCHA は効果的なパイプライン化と BKU 支援により、GPU ベースラインと比較して 2.3 倍の高いスループットを達成した。
• ASIC ベースラインと比較して、MATCHA はワットあたりスループットを 6.3 倍向上させ、39.98W の低い消費電力でも 6.3 倍の高いエネルギー効率を達成した。
• FPGA と ASIC ベースライン（m=1）は、それぞれ CPU と比較してスループット per watt で 2.4 倍、8.3 倍の向上を示したが、これは非パイプライン設計の非効率性を示している。
• 近似整数 FFT と IFFT の使用により、加算とビットシフトのみで高い性能を実現し、高コストの倍精度浮動小数点演算を排除することで消費電力を削減した。
• TGSW と FFT/IFFT 操作のための別々のレジスタバンクを備えたパイプライン化されたデータパスにより、不規則かつ順次的なメモリアクセスパターンを効率的に処理でき、スループットの向上とスターブの低減が実現された。