[論文レビュー] Memory Efficient Decoders using Spatially Coupled Quasi-Cyclic LDPC Codes

Vikram Arkalgud Chandrasetty, Sarah J. Johnson+1 more|arXiv (Cornell University)|May 24, 2013

Error Correcting Code Techniques参考文献 23被引用数 5

ひとこと要約

本稿では、巡回行列の再利用を伴う周期的時変準巡回行列を用いて、メモリ効率の高い空間的符号付き準巡回型LDPC（SC-QC-LDPC）コードの構築法を提案する。再利用-3（reuse-3）を採用することで、標準の非周期的SC-LDPCコードと同等の誤りビットレート（BER）性能を達成するとともに、FPGA実装におけるブロックRAMの必要性を排除し、最大クロック周波数を最大40％向上させた。

ABSTRACT

In this paper we propose the construction of Spatially Coupled Low-Density Parity-Check (SC-LDPC) codes using a periodic time-variant Quasi-Cyclic (QC) algorithm. The QC based approach is optimized to obtain memory efficiency in storing the parity-check matrix in the decoders. A hardware model of the parity-check storage units has been designed for Xilinx FPGA to compare the logic and memory requirements for various approaches. It is shown that the proposed QC SC-LDPC code (with optimization) can be stored with reasonable logic resources and without the need of block memory in the FPGA. In addition, a significant improvement in the processing speed is also achieved.

研究の動機と目的

• 大規模なSC-LDPCコードのデコーダ実装における高いメモリ要件とハードウェア複雑性に対処すること。
• FPGAベースのシステムにおけるパリティーチェック行列の保存に必要なデコーダメモリ要件を低減すること。
• リソース使用量を最小限に抑えるハードウェア実装においても、高いデコーディング性能（低BER）を維持すること。
• 周期的時変QC-SC-LDPC構成において巡回行列を再利用することで、ハードウェア効率を最適化すること。
• 巡回行列の再利用がブロックRAMフリーのデコーディングを可能にし、処理速度が向上することを実証すること。

提案手法

• プロトグラフ展開に基づく準巡回（QC）行列フレームワークを用いて、周期的時変SC-LDPCコードを構築する。
• パリティーチェック行列内の繰り返しパターンを巡回行列で表現することで、メモリ内でのcompactな保存を可能にする。
• 再利用（特に再利用-3）を実装し、メモリに格納する必要のある一意な巡回行列の数を最小限に抑える。
• 再利用された巡回行列の動的アドレス生成を可能にするサイクリックシフトユニットを備えたハードウェアモデルを設計する。
• Xilinx Kintex-7上でFPGA合成を実施し、PEGベースのSC-LDPCおよび標準のQC-LDPCコードと比較する。
• 短いサイクル（girth-4サイクル）を回避し、良好なデコーディング閾値を維持するようにコード構築を最適化する。

実験結果

リサーチクエスチョン

• RQ1 メモリオーバーヘッドを低減しつつ、デコーディング性能を保持できる周期的時変QC-SC-LDPCコードを構築可能か？
• RQ2 巡回行列の再利用（例：再利用-3）は、QC-SC-LDPCコードのgirthおよびBER性能にどのように影響を与えるか？
• RQ3 QCベースの行列構造を用いることで、SC-LDPCデコーダにおけるブロックRAM使用量をどの程度まで削減可能か？
• RQ4 QC-SC-LDPCデコーダ実装において、論理リソース使用量とメモリ節約のトレードオフはどの程度か？
• RQ5 QC-SC-LDPCデコーダの最大動作クロック周波数は、PEGベースおよび標準のQC-LDPCデコーダと比較してどの程度か？

主な発見

• 巡回行列再利用-3を用いたQC-SC-LDPCコードは、10^-6の誤りビットレートまで、標準の非周期的SC-LDPCコードと1 dB以内のBER性能を達成する。
• 再利用-3構成により、FPGAデコーダにおけるブロックRAM（BRAM）の必要性が完全に排除され、100KコードではBRAM使用量が最大43倍削減された。
• 再利用-3を用いたハードウェアモデルは、標準のQC-LDPCコード（180 MHz）と比較して最大クロック周波数が40％向上（264 MHz）した。
• 100Kコードでは、QC-SC-LDPC設計は609 LUTおよび214スライスを用い、BRAMはわずか12個に留まり、PEGベースのSC-LDPCコードの528 BRAMを大幅に下回った。
• サイクリックシフトユニットにより、再利用された巡回行列の動的アドレス生成が可能となり、メモリフットプリントは削減されたが、論理複雑性は著しく増加しなかった。
• 提案手法は、ハードウェア複雑性を顕著に低減するとともに、FPGA実装におけるスループットを向上させつつ、高いデコーディング性能を維持した。