[論文レビュー] Methodology for standard cell compliance and detailed placement for triple patterning lithography

Bei Yu, Xiaoqing Xu+2 more|arXiv (Cornell University)|Feb 11, 2014

Advancements in Photolithography Techniques参考文献 41被引用数 43

ひとこと要約

本稿では、標準セル設計および詳細配置に三重パターニングリソグラフィ（TPL）制約を統合することで、レイアウト衝突を解消し、ステッチ数を削減する新しいフレームワークを提案する。グラフベースのモデルを用いて標準セル準拠性を確保し、配置とカラー割り当てを共同最適化することで、従来のフローと比較して衝突ゼロ、ステッチ数が5%減少し、タイミングへの影響は最小限に抑えられる。

ABSTRACT

As the feature size of semiconductor process further scales to sub-16nm technology node, triple patterning lithography (TPL) has been regarded one of the most promising lithography candidates. M1 and contact layers, which are usually deployed within standard cells, are most critical and complex parts for modern digital designs. Traditional design flow that ignores TPL in early stages may limit the potential to resolve all the TPL conflicts. In this paper, we propose a coherent framework, including standard cell compliance and detailed placement to enable TPL friendly design. Considering TPL constraints during early design stages, such as standard cell compliance, improves the layout decomposability. With the pre-coloring solutions of standard cells, we present a TPL aware detailed placement, where the layout decomposition and placement can be resolved simultaneously. Our experimental results show that, with negligible impact on critical path delay, our framework can resolve the conflicts much more easily, compared with the traditional physical design flow and followed layout decomposition.

研究の動機と目的

• 16nm未満の半導体設計におけるTPLに起因するレイアウト衝突の増加という課題に対処すること。特にM1およびコンタクト層において。
• 固定された設計パターンに起因する、配置後のレイアウト分解手法の限界を克服すること。この手法は、しばしばネイティブなTPL衝突を解消できない。
• 配置後の分解処理に要する時間とエラーの原因となる手間を回避するため、設計フローの初期段階でTPL制約を統合すること。
• 標準セルがTPL準拠であることを保証し、同時に配置とカラー割り当てを最適化する体系的な手法の開発

提案手法

• M1およびコンタクト層における4クライQUE衝突などの分解不能なパターンを回避するように、セルレイアウトを変更する標準セル準拠技術を導入する。
• レイアウトパターンに基づく標準セルの事前カラー割り当て技術を提案し、早期の衝突解消を可能にする。
• 衝突とステッチ数を最小化するように、セル配置とカラー割り当てを同時に解く最適なグラフモデルを開発する。
• カラー割り当てを最初に解き、その後に配置を解く2段階のグラフモデル（TPLPlacer-SPD）を導入し、14倍の高速化を達成する。
• 事前カラー化された標準セルを素早く配置フローに統合できるように、ルックアップテーブルを構築する。
• レイアウト分解を直接配置最適化に統合することで、分解制約を埋め込んだTPL対応の詳細配置アルゴリズムを採用する。

実験結果

リサーチクエスチョン

• RQ1 標準セルレイアウトをどのように変更すれば、三重パターニングリソグラフィ制約に内在的に準拠できるようになるか？
• RQ2 セル配置とカラー割り当ての同時最適化は、TPL設計における衝突とステッチ数を削減できるか？
• RQ3 標準セルの事前カラー割り当ては、全体のレイアウト分解可能性および設計品質にどのような影響を与えるか？
• RQ4 TPL対応の配置フローは、従来の配置後の分解処理と比較して、衝突解消能力と実行時間の点でどのように異なるか？
• RQ5 2段階のグラフモデルは、統合モデルと比較して、解像度の維持または向上を保ちつつ、顕著な高速化を達成できるか？

主な発見

• 提案フレームワークは、すべてのベンチマークで衝突ゼロを達成し、従来の配置後分解フロー（平均1,700件の衝突を報告）を著しく上回る性能を示した。
• TPLPlacer-SPDは、最適なTPLPlacerと比較してステッチ数を5%削減し、2段階最適化アプローチのおかげで14倍の高速化を達成した。
• 最適配置と比較して、ワイヤレングス劣化はたった0.22%にとどまり、クリティカルパス遅延への影響は最小限であることが示された。
• 貪欲法に基づく配置手法は、21のベンチマークのうち10件で配置違反や不適切なカラー割り当てにより、合法的な結果を生成できなかった。
• TPLPlacer-SPDの平均実行時間は、トップ90ベンチマークで36.8秒であり、全グラフモデルと比較して95%の実行時間短縮が達成された。