[論文レビュー] Nanofabricated tips as a platform for double-tip and device based scanning tunneling microscopy

Maarten Leeuwenhoek, Richard A. Norte+6 more|arXiv (Cornell University)|Dec 22, 2017

Surface and Thin Film Phenomena被引用数 1

ひとこと要約

本論文では、スキャニングトンネル顕微鏡用にシリコンチップ上にナノプロセスされたスマートチップを統合し、デバイスベースおよびデュアルチップSTM構成を実現する。チップは従来のものと同等の性能を達成しており、イン・スイット準備により、50 nm未塔のチップ間隔を実現し、表面再構成および電子相関の原子スケール分解能を達成する。

ABSTRACT

We report on the fabrication and performance of a new kind of tip for scanning tunneling microscopy. By fully incorporating a metallic tip on a silicon chip using modern micromachining and nanofabrication techniques, we realize so-called smart tips and show the possibility of device-based STM tips. Contrary to conventional etched metal wire tips, these can be integrated into lithographically defined electrical or photonic circuits, as well as mechanical systems. We experimentally demonstrate that the performance of the smart tips is on par with conventional ones, both in stability and resolution. In situ tip preparation methods are possible and we verify that they can resolve the herringbone reconstruction and Friedel oscillations on Au(111) surfaces. In addition, these devices can be made to accommodate two isolated tips with sub-50 nm apex-to-apex distance to measure electron correlations at the nanoscale using a new type of double-tip experiment described in this letter.

研究の動機と目的

• 集積回路と互換性のあるスケーラブルでリソグラフィーで定義されたSTMチッププラットフォームの開発。
• 従来のエッチング処理を施した金属ワイヤーチップの限界を克服し、電気的・光通信的・メカニカルなシステムへの統合を可能にする。
• デュアルチップSTM実験に適した50 nm未塔のチップ間隔を実現する。
• 金(Au)(111)などのモデル表面で原子スケール分解能を達成するイン・スイットチップ準備を可能にする。
• 安定性および分解能において、従来のSTMチップと同等の性能を確認する。

提案手法

• シリコン基板上に、現代のマイクロマシニングおよびナノファブリケーション技術を用いて金属チップをプロセスする。
• デバイスベース動作を可能にするために、リソグラフィーで定義された電気的および光通信回路へのチップ統合。
• 原子的に鋭い先端を達成するためのイン・スイットチップ準備技術の使用。
• 制御された50 nm未塔の先端対先端間隔を持つデュアルチップ構成の設計。
• 表面像の撮影に、標準的なSTM動作原理とフィードバック制御の使用。
• 機械的安定性およびスケーラビリティを高めるために、シリコンチッププラットフォームの活用。

実験結果

リサーチクエスチョン

• RQ1 シリコンチップ上にナノプロセスされたチップは、従来のエッチング処理を施したチップと同等のSTM性能を達成できるか？
• RQ2 これらのチップは、機能的な電気的または光通信回路に統合可能か？
• RQ3 原子スケール分解能を達成するためのイン・スイットチップ準備は実現可能か？
• RQ4 50 nm未塔の間隔で分離された2つのチップをプロセスして、デュアルチップSTM実験に適した構成を実現できるか？
• RQ5 このデバイスベースのチップは、ハリントン再構成やフリードル振動といった複雑な表面現象を解像できるか？

主な発見

• スマートチップは、安定性および分解能において従来のチップと同等のSTM性能を達成した。
• 金(Au)(111)上でのハリントン再構成やフリードル振動といった原子スケールの特徴が、正常に解像された。
• イン・スイットチップ準備が実験的に検証され、高分解能像の撮影に適した機能的で鋭いチップが得られることを確認した。
• 先端対先端間隔が50 nm未塔のデュアルチップ構成が実現され、新しい種類のデュアルチップSTM実験が可能になった。
• プラットフォームは、電気的および光通信回路への統合をサポートしており、デバイスベースのSTM機能を実現した。
• プロセス手法はスケーラブルであり、標準的なナノプロセス技術と互換性がある。