[論文レビュー] Novel Reversible Multiplier Architecture Using Reversible TSG Gate

Himanshu Thapliyal, M. B. Srinivas|ArXiv.org|May 1, 2006

Quantum Computing Algorithms and Architecture参考文献 6被引用数 5

ひとこと要約

本稿では、1つのゲートでフルアダーとして機能できるという特徴を活かして、可逆的TSGゲートを用いた新しいN×N可逆乗算器アーキテクチャを提案する。フリードキンゲートを用いた並列部分積生成と、TSGに基づく可逆的並列アダーを用いた対数的還元を組み合わせることで、従来の可逆乗算器と比較してゲート数とゴミ出力が顕著に最適化された設計が実現された。

ABSTRACT

In the recent years, reversible logic has emerged as a promising technology having its applications in low power CMOS, quantum computing, nanotechnology, and optical computing. The classical set of gates such as AND, OR, and EXOR are not reversible. Recently a 4 * 4 reversible gate called TSG is proposed. The most significant aspect of the proposed gate is that it can work singly as a reversible full adder, that is reversible full adder can now be implemented with a single gate only. This paper proposes a NXN reversible multiplier using TSG gate. It is based on two concepts. The partial products can be generated in parallel with a delay of d using Fredkin gates and thereafter the addition can be reduced to log2N steps by using reversible parallel adder designed from TSG gates. Similar multiplier architecture in conventional arithmetic (using conventional logic) has been reported in existing literature, but the proposed one in this paper is totally based on reversible logic and reversible cells as its building block. A 4x4 architecture of the proposed reversible multiplier is also designed. It is demonstrated that the proposed multiplier architecture using the TSG gate is much better and optimized, compared to its existing counterparts in literature; in terms of number of reversible gates and garbage outputs. Thus, this paper provides the initial threshold to building of more complex system which can execute more complicated operations using reversible logic.

研究の動機と目的

• 低消費電力および量子計算用途に適した、完全に可逆的な論理素子のみを用いた可逆乗算器アーキテクチャの設計。
• 複数のゲートを必要とし、ゴミ出力が高くなるという従来の可逆乗算器の限界を解消すること。
• TSGゲートが1つのゲートで可逆的フルアダーとして機能できることを活用し、ハードウェア複雑性を最小限に抑えること。
• 既存の設計と比較して、可逆ゲート数およびゴミ出力の観点から乗算器を最適化すること。
• 統一的で効率的なゲートレベルのブロックを用いて、より複雑な可逆算術回路を構築する基盤を確立すること。

提案手法

• TSGゲートを基本構成要素として用い、1つのゲートで可逆的フルアダーとして機能させること。
• フリードキンゲートを用いて部分積を並列に生成し、部分積生成の遅延をd時間単位に短縮すること。
• TSGゲートに基づく階層的可逆的並列アダー構造を適用し、加算ステップ数をlog₂Nに削減すること。
• すべての段階が可逆論理のみを用いて構成されるように、部分積生成と還元の段階を連鎖的に組み合わせること。
• アーキテクチャの検証と性能指標の測定を目的として、4×4可逆乗算器プロトタイプを設計すること。
• 入力と出力のライン数を同一に保つことで、すべての操作が可逆的であることを保証し、ゴミ出力を最小限に抑えること。

実験結果

リサーチクエスチョン

• RQ1 TSGゲートを唯一の基本的構成要素として用いることで、複数のゲートタイプを必要としない可逆乗算器を設計できるか？
• RQ2 TSGゲートをフルアダーとして使用した場合、可逆乗算器全体のゲート数とゴミ出力にどのような影響を与えるか？
• RQ3 TSGベースの並列アダーを用いることで、従来の可逆アダー設計と比較して遅延およびハードウェア複雑性にどの程度の向上が得られるか？
• RQ4 提案されたアーキテクチャは、既存の可逆乗算器と比較して、可逆ゲート数およびゴミ出力の観点でより優れた最適化を達成できるか？
• RQ5 TSGゲートがフルアダーとして機能できることを活用することで、複雑な可逆算術回路の設計がどの程度簡素化できるか？

主な発見

• 提案された4×4可逆乗算器は、既存の設計と比較して顕著に可逆ゲート数が削減された。
• 従来の可逆乗算器よりも少ないゴミ出力を生成し、効率性とスケーラビリティが向上した。
• TSGゲートをフルアダーとして使用することで、最小限のゲート数と最適な遅延を実現した可逆的並列アダーが構築可能となった。
• 部分積生成段階は遅延dで並列に動作し、全体のスループットが向上した。
• TSGベースのアダーを用いた部分積の対数的還元により、加算ステップ数がlog₂Nに削減され、クリティカルパスが最適化された。
• 本設計は、TSGゲートが複雑な可逆算術回路の構築に非常に効果的な構成ブロックであることを示しており、今後の研究の基準を提示した。