[論文レビュー] On-Chip Implementation of Pipeline Digit-Slicing Multiplier-Less Butterfly for Fast Fourier Transform Architecture

Teymourzadeh, Rozita, Samir, Yazan+2 more|arXiv (Cornell University)|Jun 9, 2018

Digital Filter Design and Implementation被引用数 3

ひとこと要約

本稿では、計算複雑性を低減し、速度を向上させるために、Radix-2 DIT FFT用のパイプライン化・デジットスライcing・乗算器不要のバタフライアーキテクチャを提示する。従来の乗算器をデジットスライシングによる単一定数乗算に置き換え、パイプライン最適化を施すことで、Virtex-II FPGA上で最大549.75 MHzのクロック周波数を達成し、従来のバタフライアーキテクチャと比較して276.28%の向上を実現した。

ABSTRACT

The need for wireless communication has driven the communication systems to high performance. However, the main bottleneck that affects the communication capability is the Fast Fourier Transform (FFT), which is the core of most modulators. This study presents an on-chip implementation of pipeline digit-slicing multiplier-less butterfly for FFT structure. The approach is taken, in order to reduce computation complexity in the butterfly, digit-slicing multiplier-less single constant technique was utilized in the critical path of Radix-2 Decimation In Time (DIT) FFT structure. The proposed design focused on the trade-off between the speed and active silicon area for the chip implementation. The new architecture was investigated and simulated with MATLAB software. The Verilog HDL code in Xilinx ISE environment was derived to describe the FFT Butterfly functionality and was downloaded to Virtex II FPGA board. Consequently, the Virtex-II FG456 Proto board was used to implement and test the design on the real hardware. As a result, from the findings, the synthesis report indicates the maximum clock frequency of 549.75 MHz with the total equivalent gate count of 31,159 is a marked and significant improvement over Radix 2 FFT butterfly. In comparison with the conventional butterfly architecture, the design that can only run at a maximum clock frequency of 198.987 MHz and the conventional multiplier can only run at a maximum clock frequency of 220.160 MHz, the proposed system exhibits better results. The resulting maximum clock frequency increases by about 276.28% for the FFT butterfly and about 277.06% for the multiplier. It can be concluded that on-chip implementation of pipeline digit-slicing multiplier-less butterfly for FFT structure is an enabler in solving problems that affect communications capability in FFT and possesses huge potentials for future related works and research areas.

研究の動機と目的

• FFTベースの通信システムにおける高複雑性バタフライ計算に起因する性能ボトルネックを解消すること。
• FFTバタフライ段階での乗算器の排除により、ハードウェア複雑性と消費電力を低減すること。
• パイプライン化されたデジットスライシング技術を用いて、Radix-2 DIT FFTアーキテクチャにおける速度とシリコン面積効率を向上させること。
• Verilog HDLおよびXilinx Virtex-II FPGAプロトタイピングを用いて、リアルタイムハードウェア実装の可能性を実証すること。

提案手法

• twiddle factor乗算をビット並列シフトと加算に分解するため、デジットスライシング技術を採用した。
• 事前計算されたビットスライスパターンを用いて単一定数乗算を実装し、ハードウェア乗算器を排除した。
• バタフライユニットにパイプラインアーキテクチャを適用し、スループットとクロック周波数を向上させた。
• クリティカルパスにおける高速加算のために、Kogge-Stone並列プレフィックスアダーを採用した。
• バタフライをVerilog HDLで設計し、Xilinx ISEのXSTを用いてVirtex-II FPGA向けに合成した。
• MATLABシミュレーションおよびVirtex-II FG456プロトタイピングボードにおけるハードウェアテストにより、機能の妥当性を検証した。

実験結果

リサーチクエスチョン

• RQ1 従来の乗算器を置き換えても、精度や性能に影響を与えることなく、デジットスライシングがFFTバタフライユニットに適用可能かどうか。
• RQ2 乗算器不要のFFTバタフライにおいて、パイプライン化が最大クロック周波数に与える影響は何か。
• RQ3 提案されたデジットスライシング乗算器不要アーキテクチャにおいて、シリコン面積と速度のトレードオフはどのようなものか。
• RQ4 従来のバタフライおよび乗算器ベースの実装と比較して、提案された設計の性能はどの程度か。
• RQ5 デジットスライシングアプローチは、リアルタイム信号処理に適したFPGAプラットフォームで効果的に実装可能か。

主な発見

• 提案されたパイプライン化デジットスライシング乗算器不要バタフライは、Virtex-II FPGA上で最大549.75 MHzのクロック周波数を達成した。
• これは、従来のバタフライ（198.987 MHz）と比較して、最大クロック周波数が276.28%向上したことを示している。
• デジットスライシング単一定数乗算器不要設計では、さらに高い周波数609.980 MHzを達成した。
• 総等価ゲート数は31,159であり、顕著な速度向上を実現するにあたり、中程度の面積オーバーヘッドであることが示された。
• ハードウェア合成およびシミュレーション結果から、関数的正しさとリアルタイムFFT処理における高い性能が確認された。
• 本設計は、無線通信システムにおける高速・低消費電力応用分野において、強く有望な可能性を示している。