[論文レビュー] On Resistive Memories: One Step Row Readout Technique and Sensing Circuitry
本稿では、スリーブパス電流を排除するために、すべての行をアクティブでない行を基準電圧にバイアスすることで、セレクタフリーのリジスタンスクロスバーアレイに対するワンステップ・ロウリーディング技術を提案する。これにより、1サイクルで全ロウを並列に読み取れる。この手法は、最小限の回路オーバーヘッドで高いスループットを達成でき、3Dスタッキングに対応し、配列利用効率と速度の面で先行技術を上回るが、より高い消費電力を要する。
Transistor-based memories are rapidly approaching their maximum density per unit area. Resistive crossbar arrays enable denser memory due to the small size of switching devices. However, due to the resistive nature of these memories, they suffer from current sneak paths complicating the readout procedure. In this paper, we propose a row readout technique with circuitry that can be used to read {selector-less} resistive crossbar based memories. High throughput reading and writing techniques are needed to overcome the memory-wall bottleneck problem and to enable near memory computing paradigm. The proposed technique can read the entire row of dense crossbar arrays in one cycle, unlike previously published techniques. The requirements for the readout circuitry are discussed and satisfied in the proposed circuit. Additionally, an approximated expression for the power consumed while reading the array is derived. A figure of merit is defined and used to compare the proposed approach with existing reading techniques. Finally, a quantitative analysis of the effect of biasing mismatch on the array size is discussed.
研究の動機と目的
- 高密度でセレクタフリーのリジスタンスクロスバー配列において、信頼性の高いデータリードを妨げるスリーブパス問題を解決すること。
- ニアメモリコンピューティングにおけるメモリウォールのボトルネックを克服するため、高スループットかつ並列ロウリーディングを可能にすること。
- リファレンスビットや複数サイクルを必要としない、全行リーディングをサポートするセンシング回路を設計すること。
- バイアス不一致が配列サイズおよび消費電力に与える影響を分析し、堅牢な動作を実現すること。
- 将来のスケーラビリティを考慮し、3Dスタックおよびマルチレベルリジスタンスメモリアーキテクチャととの適合性を評価すること。
提案手法
- アクティブでない行を除き、すべての入出力ポートに基準バイアス電圧 $V_B$ を印加することで、非選択行を通過する電流を排除する。
- アクティブ行の各ビットラインからの出力電流をセンシングし、選択セルの抵抗（LRSまたはHRSに比例）に比例するため、スリーブパスの干渉なしに状態を区別できる。
- コンパレータを用いた電流センシング回路を用い、コンパレータへの入力電圧はノイズマージン（例：10 mV）によって制限され、信頼性の高い意思決定を保証する。
- 読み取りの近似消費電力モデルを導出し、合計消費電力 $P \triangleq V_{DD} \times I_{total}$ で表す。ここで $I_{total}$ は希望電流と不要電流を含む。
- 消費電力、配列利用効率、有効配列サイズ、スループットを統合した指標（FOM）を定義し、先行技術と定量的に比較する。
- バイアス不一致の下で許容可能な最大列幅 $N$ を分析する。これは、電圧不一致 $ riangle V$、デバイス抵抗、列数を関数として、不要電流 $I_{unW}$ をモデル化することで行う。
実験結果
リサーチクエスチョン
- RQ1セレクタフリーのリジスタンスクロスバー配列に対して、1サイクルで全行をリードできる技術を設計可能か？ これによりスリーブパス干渉が排除されるか？
- RQ2提案されたセンシング回路は、リファレンスセルや複数サイクルを必要とせずに、どのように高スループットリーディングを実現するか？
- RQ3電圧不一致下で信頼性を持ってリード可能な最大配列サイズは何か？ また、デバイスの非線形性に伴いどのようにスケーリングされるか？
- RQ4本手法の消費電力は、既存手法と比較してどの程度か？ また、性能と効率のトレードオフは何か？
- RQ5本手法は、3Dスタックおよびマルチレベルリジスタンスメモリアーキテクチャとどの程度適合するか？
主な発見
- 提案手法は1サイクルで全行並列リーディングを可能にし、最大スループットと100％の配列利用効率を達成する。これに対して、先行手法は複数サイクルまたはリファレンスビットを必要としていた。
- 線形デバイスにおいて2 mVのバイアス不一致の場合、コンパレータのノイズマージン10 mVを維持するため、最大列幅 $N$ は195に制限される。
- 非線形スイッチングデバイスでは、同じ2 mVの不一致下でも、不要電流の電圧不一致に対する感度が低いため、最大列幅は約6,500に大幅に増加する。
- 本手法は[8]の手法と比較して4.7倍の消費電力を要するが、スループットと配列利用効率に優れるため、FOMは100倍以上優れている。
- 本手法は3Dスタックと適合可能であり、レベルデコーダーを介して複数の層が同じリーディング回路を共有でき、スケーラブルで高密度なメモリアーキテクチャを実現できる。
- 本手法はマルチレベルメモリ動作をサポートでき、特に非線形デバイスでは有効であるが、複数抵抗状態を区別するためにはセンシング回路の改変が必要となる。
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このレビューはAIが作成し、人間の編集者が確認しました。