[論文レビュー] On the likelihood of multiple bit upsets in logic circuits

Nanditha Rao, Shahbaz Sarik+1 more|arXiv (Cornell University)|Jan 6, 2014

Radiation Effects in Electronics参考文献 15被引用数 6

ひとこと要約

本論文は、詳細なレイアウト後SPICEシミュレーションとモンテカルロサンプリングを用いて、1つの一時的イベントによって論理回路内で複数ビット反転が発生する確率を定量的に評価している。その結果、1つのビット反転が発生した条件下での複数ビット反転の条件付き確率は最大で0.31に達することが判明し、ナノスケール論理回路におけるソフトエラー故障モデルの現実性を考慮するには、複数ビット反転モデルが不可欠であることが示された。

ABSTRACT

Soft errors have a significant impact on the circuit reliability at nanoscale technologies. At the architectural level, soft errors are commonly modeled by a probabilistic bit-flip model. In developing such abstract fault models, an important issue to consider is the likelihood of multiple bit errors caused by particle strikes. This likelihood has been studied to a great extent in memories, but has not been understood to the same extent in logic circuits. In this paper, we attempt to quantify the likelihood that a single transient event can cause multiple bit errors in logic circuits consisting of combinational gates and flip-flops. In particular, we calculate the conditional probability of multiple bit-flips given that a single bit flips as a result of the transient. To calculate this conditional probability, we use a Monte Carlo technique in which samples are generated using detailed post-layout circuit simulations. Our experiments on the ISCAS'85 benchmarks and a few other circuits indicate that, this conditional probability is quite significant and can be as high as 0.31. Thus we conclude that multiple bit-flips must necessarily be considered in order to obtain a realistic architectural fault model for soft errors.

研究の動機と目的

• 1つの一時的イベントによって引き起こされる論理回路内の複数ビット反転の発生確率を評価すること。
• ナノスケール技術におけるソフトエラー信頼性モデリングにおいて、従来の単一ビット反転故障モデルが十分に正確であるかどうかを評価すること。
• 実際の回路シミュレーションを用いて、少なくとも1つのビットが反転したことを前提とした場合の複数ビット反転の条件付き確率を定量化すること。
• 複数ビット反転が無視できないものであり、アーキテクチャレベルのソフトエラー故障モデルに組み込む必要があるという実証的証拠を提供すること。

提案手法

• 本研究では、ISCAS’85ベンチマーク回路およびその他の設計を対象とした詳細なレイアウト後SPICEシミュレーションを用いたモンテカルロシミュレーションフレームワークを採用した。
• 一時的ギャップを1つのトランジスタのドレインに一様に注入することで、1粒子衝撃を模擬した。
• 複数の入力ベクトルに対して故障挿入を実施し、フリップフロップ出力におけるビット反転を記録した。
• 条件付き確率θは、複数ビット反転が発生したケース数を、少なくとも1つのビット反転が発生したケース数で割った比として推定した。
• 各推定値に対して95%信頼区間を計算し、標準誤差が推定値の10%以内に収束した時点で収束とみなした。
• 大規模な回路を効率的に処理するため、高性能コンピューティングリソースを用いて最大200コアで並列シミュレーションを実行した。

実験結果

リサーチクエスチョン

• RQ1 1つの一時的イベントが論理回路で1つのビット反転を引き起こす場合、それが同時に複数ビット反転を引き起こす条件付き確率はどの程度か？
• RQ2 複数ビット反転の発生確率は、異なる論理回路設計や構造によってどのように変化するか？
• RQ3 論理的深さ、ゲート数、パスバランスなどの回路固有の要因が、複数ビット反転の発生確率にどの程度影響を与えるか？
• RQ4 現代のナノスケール論理回路におけるソフトエラーの正確なモデリングには、単一ビット反転故障モデルが十分であるか？
• RQ5 レイアウト後シミュレーションに基づいて、技術スケーリングに伴い複数ビット反転の発生確率はどのように変化するか？

主な発見

• 1つのビット反転が発生したことを前提とした場合の複数ビット反転の条件付き確率は、0.01%から最大31.4%まで変動し、特に8ビット乗算器で最高値が観測された。
• 8ビット乗算器では、複数ビット反転の条件付き確率が31.4%に達しており、1つの一時的イベントによって複数の誤りが生じる可能性が非常に高いことが示された。
• 複数ビット反転の発生確率は回路間で一様ではなく、論理的深さ、ゲート数、パスバランスなどの構造的・機能的要因に依存する。
• 本研究では、複数ビット反転が論理回路において顕著で無視できない現象であることが確認され、単一ビット反転故障モデルの仮定が疑問視されるべきであることが示された。
• 推定値には高い信頼性が与えられており、簡略化された仮定を一切用いない詳細なレイアウト後SPICEシミュレーションに基づいている。
• 著者らは、技術スケーリングに伴い、1粒子イベントによる複数ゲート同時ストライクの可能性が高まるため、複数ビット反転の発生確率も上昇すると予想している。