[論文レビュー] On the Practicality of Intrinsic Reconfiguration As a Fault Recovery Method in Analog Systems

Garrison W. Greenwood|ArXiv.org|Apr 1, 2004

Evolutionary Algorithms and Applications参考文献 10被引用数 3

ひとこと要約

この論文は、時間制約が厳しい条件下でのアナログ回路における故障回復手法として、自己再構成可能なハードウェアを用いた発展的ハードウェア（EHW）の応用を検討する。再構成時間（プログラミング時間と適合度評価時間に起因）が故障回復の必須期限を上回る可能性があることが示され、自己再構成が有効であるためには、論理的正しさに加え、時間的正しさの両方が保証されなければならない。再構成時間はシステムの必須回復期限を下回っている必要がある。

ABSTRACT

Evolvable hardware combines the powerful search capability of evolutionary algorithms with the flexibility of reprogrammable devices, thereby providing a natural framework for reconfiguration. This framework has generated an interest in using evolvable hardware for fault-tolerant systems because reconfiguration can effectively deal with hardware faults whenever it is impossible to provide spares. But systems cannot tolerate faults indefinitely, which means reconfiguration does have a deadline. The focus of previous evolvable hardware research relating to fault-tolerance has been primarily restricted to restoring functionality, with no real consideration of time constraints. In this paper we are concerned with evolvable hardware performing reconfiguration under deadline constraints. In particular, we investigate reconfigurable hardware that undergoes intrinsic evolution. We show that fault recovery done by intrinsic reconfiguration has some restrictions, which designers cannot ignore.

研究の動機と目的

• 冗長性が限られたアナログシステムにおける自己再構成を故障回復手法として実用的かどうかを評価すること。
• プログラミングおよび適合度評価に起因する再構成時間が、耐故障システムにおける深刻なボトルネックとなる可能性を特定すること。
• 自己再構成を用いた耐故障システムは、論理的正しさに加え時間的正しさを満たす必要があるため、リアルタイムシステムとして扱わなければならないことの確立。
• わずかな集団サイズと世代数であっても、長時間の再構成時間が回復期限を超過し、時間制限のあるシステムでは自己再構成が実用的でないことを実証すること。
• いかなるEHWベースの回復手法の有効性を主張するためには、故障モードと影響分析（FMEA）による時間的正しさの証明が不可欠であると主張すること。

提案手法

• 本研究では、適合度評価を物理的ハードウェア（FPAA）上で実行するインプリシットエボリューションを用い、シミュレーションとは異なり現実の再構成遅延を反映する。
• 再構成時間は、プログラミング時間（3.8 ms）と適合度評価時間（625 ms）の合計として計算され、1回の再構成あたり628.8 msとなる。
• 集団サイズ100、5,000世代の遺伝的アルゴリズムを用いて補償回路を進化させ、合計再構成時間は約8.7時間に達する。
• 本手法では、合計再構成時間をシステム固有の故障回復期限と比較することで、自己再構成の実用性を評価する。
• シミュレータベースの研究が楽観的仮定を含むのを避けるために、実際のハードウェア（FPAA）を用いて実際の再構成遅延を測定する。
• 本論文は、回復期限の特定と時間的正しさの検証に、故障モードと影響分析（FMEA）の導入を提唱する。

実験結果

リサーチクエスチョン

• RQ1 発展的ハードウェアを用いた自己再構成は、定められた時間枠内でアナログ回路のハードウェア故障から回復できるか？
• RQ2 ハードウェアのプログラミング時間および適合度評価時間は、インプリシットエボリューションにおける合計再構成時間にどのような影響を与えるか？
• RQ3 リアルタイム応用において、合計再構成時間はシステム固有の故障回復期限とどのように比較されるか？
• RQ4 合計再構成時間が回復期限を超過する場合、自己再構成は故障回復に実用的であるか？
• RQ5 故障モードと影響分析（FMEA）は、EHWベースの故障回復における時間的正しさの確立にどのような役割を果たすか？

主な発見

• FPAA上で500,000回の補償回路再構成を進化させるにあたり、合計再構成時間は約8.7時間に達した。これは1回あたり628.8 ms（3.8 msのプログラミング時間 + 625 msの適合度評価時間）に起因する。
• 回復期限が10時間未満のシステムでは、再構成時間が実質的に長すぎると判断され、6時間ごとに通信セッションを必要とするようなシステムでは特に問題となる。
• わずかな集団サイズと世代数であっても、再構成時間が故障回復期限を超える可能性があり、時間的制約のあるシステムでは自己再構成が実用的でない。
• 論理的正しさだけでは時間的正しさは保証されない。回復手法は、システムの必須回復期限までに完了することが証明されなければならない。
• 特に冗長性のない単一プロセッサ上で実装される場合、長時間の実行時間を要する遺伝的プログラミングアルゴリズムは耐故障システムには不適切である。
• 本論文は、いかなるEHWベースの回復手法についても、論理的正しさに加え時間的正しさが証明され、時間的正しさはFMEAを基にした期限分析によって検証されなければならないと確立する。