[論文レビュー] Optimization of reversible sequential circuits

Abu Sadat Md. Sayem, Masashi Ueda|arXiv (Cornell University)|Jun 23, 2010

Quantum Computing Algorithms and Architecture参考文献 1被引用数 69

ひとこと要約

本稿では、低消費電力ナノスケールコンピューティングにおける重要な指標であるゲート数、ゴミ出力数、遅延、ハードウェア複雑度を低減するために、新規の可逆ゲートを用いた、可逆DラッチおよびJKラッチ回路の最適化設計を提案する。提案されたラッチは、すべての主要な最適化基準において既存の設計を上回り、量子コンピューティングおよび可逆論理回路の応用分野における性能を顕著に向上させる。

ABSTRACT

In recent years reversible logic has been considered as an important issue for designing low power digital circuits. It has voluminous applications in the present rising nanotechnology such as DNA computing, Quantum Computing, low power VLSI and quantum dot automata. In this paper we have proposed optimized design of reversible sequential circuits in terms of number of gates, delay and hardware complexity. We have designed the latches with a new reversible gate and reduced the required number of gates, garbage outputs, and delay and hardware complexity. As the number of gates and garbage outputs increase the complexity of reversible circuits, this design will significantly enhance the performance. We have proposed reversible D-latch and JK latch which are better than the existing designs available in literature.

研究の動機と目的

• 量子コンピューティングやDNAコンピューティングを含む新興ナノテクノロジーにおける低消費電力デジタル回路の増大するニーズに対応すること。
• 可逆順序回路におけるハードウェア複雑度、ゲート数、遅延を低減すること。これは、効率的な実装にとって重要な要因である。
• 可逆論理設計における主要なボトルneckであるゴミ出力数の最小化。
• 既存の文献における設計を上回る、改良された可逆ラッチアーキテクチャの開発。
• イノベーティブなゲートレベル最適化を通じて、可逆順序回路全体の性能を向上させること。

提案手法

• 著者らは、最適化されたDラッチおよびJKラッチ回路を構築するために、新しい可逆ゲートを導入する。
• 設計プロセスは、ゲート数とゴミ出力数を最小限に抑えつつ、伝搬遅延を低減することに焦点を当てる。
• 提案されたラッチは、可逆論理の原則に従って合成され、ユニタリ変換を保証し、情報損失をゼロに抑える。
• アーキテクチャは、ゲート数、ゴミ出力数、遅延、ハードウェア複雑度に基づいて評価される。
• 既知の可逆論理合成技術を活用するが、新規ゲートを用いることで優れた結果を得る。
• 性能は、文献に掲載された既存の可逆ラッチ設計と比較してベンチマークされる。

実験結果

リサーチクエスチョン

• RQ1 可逆順序回路をどのように最適化すれば、ゲート数とハードウェア複雑度を低減できるか？
• RQ2 ゴミ出力を最小限に抑えることは、可逆ラッチの性能にどのような影響を与えるか？
• RQ3 新規の可逆ゲート設計は、DラッチおよびJKラッチ実装におけるより優れた性能をもたらせるか？
• RQ4 提案されたラッチ設計は、遅延および面積効率の観点から、既存の設計と比べてどのように異なるか？
• RQ5 機能に影響を与えることなく、ゲート数とゴミ出力数をどの程度まで低減できるか？

主な発見

• 提案されたDラッチ設計は、既存の可逆ラッチ設計と比較して、ゲート数とゴミ出力数を削減している。
• 提案されたJKラッチは、以前に発表された実装と比較して、より低いハードウェア複雑度と短い遅延を達成している。
• 新規の可逆ゲートにより、よりコンactかつ効率的なラッチアーキテクチャが実現され、全体的な回路性能が向上している。
• 最適化により、ゲート数とゴミ出力数の両方で顕著な低減が達成され、スケーラビリティが直接的に向上している。
• 提案されたラッチは、ゲート数、遅延、ハードウェア複雑度、ゴミ出力のすべての主要指標において、既存の設計を上回っている。
• 本設計は、低消費電力VLSIおよび量子ドットオートマトン応用分野において明確な利点を示している。