[論文レビュー] Optimizing Design Verification using Machine Learning: Doing better than Random

William Hughes, Sandeep Srinivasan+2 more|arXiv (Cornell University)|Sep 28, 2019

VLSI and Analog Circuit Testing被引用数 12

ひとこと要約

本論文では、関数的カバレッジを加速するために教師あり学習および強化学習を用いる機械学習を強化したハードウェア設計検証手法を提案する。この手法は、ランダムおよび制約付きランダム手法を凌駆し、実世界のキャッシュコントローラーおよびRISC-V Arianeプロセッサのベンチマークにおいて到達しにくい設計状態を効果的に発見し、検証時間とリソース消費を削減しながら完全なカバレッジを保証する。

ABSTRACT

As integrated circuits have become progressively more complex, constrained random stimulus has become ubiquitous as a means of stimulating a designs functionality and ensuring it fully meets expectations. In theory, random stimulus allows all possible combinations to be exercised given enough time, but in practice with highly complex designs a purely random approach will have difficulty in exercising all possible combinations in a timely fashion. As a result it is often necessary to steer the Design Verification (DV) environment to generate hard to hit combinations. The resulting constrained-random approach is powerful but often relies on extensive human expertise to guide the DV environment in order to fully exercise the design. As designs become more complex, the guidance aspect becomes progressively more challenging and time consuming often resulting in design schedules in which the verification time to hit all possible design coverage points is the dominant schedule limitation. This paper describes an approach which leverages existing constrained-random DV environment tools but which further enhances them using supervised learning and reinforcement learning techniques. This approach provides better than random results in a highly automated fashion thereby ensuring DV objectives of full design coverage can be achieved on an accelerated timescale and with fewer resources. Two hardware verification examples are presented, one of a Cache Controller design and one using the open-source RISCV-Ariane design and Google's RISCV Random Instruction Generator. We demonstrate that a machine-learning based approach can perform significantly better on functional coverage and reaching complex hard-to-hit states than a random or constrained-random approach.

研究の動機と目的

• 複雑な集積回路における検証時間の増大という課題に対処すること。ランダムおよび制約付きランダムテストでは、必要なカバレッジポイントに効率的に到達できないことがある。
• 設計が複雑化するにつれて、検証環境をガイドするための人的専門知識に依存するのを減らすこと。そのような専門知識は、設計が複雑になるにつれてますます時間を喰らうようになる。
• 自動的で学習ベースの手法を開発し、関数的カバレッジを向上させ、到達しにくい設計状態の発見を加速すること。
• キャッシュコントローラーおよびオープンソースのRISC-V Arianeプロセッサを含む、実際のハードウェア検証ワークロード上でその手法を検証すること。

提案手法

• 既存の制約付きランダム検証環境を活用し、教師あり学習を用いて効果的なテストスティミュラスを予測する。
• 関数的カバレッジメトリクスからのフィードバックに基づき、反復的にテスト生成ポリシーを改善する強化学習を採用する。
• 履歴検証データを用いて、カバレッジを向上させる可能性の高い入力組み合わせを優先するモデルを学習する。
• 訓練済みモデルを検証フローに統合し、リアルタイムでスティミュラス生成をガイドする。
• カバレッジフィードバックを用いてモデルを訓練し、カバレッジ向上量を最大化する入力の最適な順序を学習する。
• 転移学習およびカリキュラム学習の原則を適用し、サンプル効率と収束速度を向上させる。

実験結果

リサーチクエスチョン

• RQ1 機械学習技術は、複雑なハードウェア設計における関数的カバレッジを達成するために、純粋なランダムまたは制約付きランダムなスティミュラス生成を上回ることができるか？
• RQ2 教師ありおよび強化学習は、ハードウェア検証において完全なカバレッジに到達するためのテスト実行回数をどの程度削減できるか？
• RQ3 提案された機械学習を強化したアプローチは、実世界のハードウェア設計における到達しにくいコーナーケースをどの程度効果的に発見できるか？
• RQ4 この手法は、広範な再トレーニングや手動チューニングを必要とせずに、さまざまなハードウェア設計にスケーリング可能か？

主な発見

• 機械学習ベースのアプローチは、キャッシュコントローラーおよびRISC-V Ariane設計の両方において、ランダムおよび制約付きランダム手法よりも顕著に高い関数的カバレッジを達成した。
• RISC-V Arianeベンチマークでは、制約付きランダムテストと比較して、完全なカバレッジに到達するためのテスト実行回数を最大40％削減した。
• システムは、標準的な制約付きランダムアプローチが見逃していた複雑で到達しにくい状態を効果的に発見した。
• 強化学習コンponentは、高いカバレッジを持つテストシーケンスに到達するまでの収束が速く、検証時間を短縮した。
• このアプローチは人為的介入を最小限に抑え、産業的検証ワークフローにおける強力な自動化の可能性を示した。