[論文レビュー] Parallel Programming for FPGAs

Ryan Kastner, Janarbek Matai+1 more|arXiv (Cornell University)|May 9, 2018

Embedded Systems Design Techniques参考文献 45被引用数 16

ひとこと要約

本書は、FPGA設計における高水準合成（HLS）の実用的ガイドを提供しており、最適化されたRTLを生成するためのC/C++に似たコードを用いた並列プログラミング技法に焦点を当てる。Vivado HLSツールを用いたFIRフィルタ、CORDIC、DFT、ハフマン符号化の事例研究を通じて、ループアンローリング、パイipelニング、アレイ分割などの最適化戦略を示し、形式的検証としてコシミュレーションとゴールデンリファレンス比較を用いることで顕著な性能向上を達成する。

ABSTRACT

This book focuses on the use of algorithmic high-level synthesis (HLS) to build application-specific FPGA systems. Our goal is to give the reader an appreciation of the process of creating an optimized hardware design using HLS. Although the details are, of necessity, different from parallel programming for multicore processors or GPUs, many of the fundamental concepts are similar. For example, designers must understand memory hierarchy and bandwidth, spatial and temporal locality of reference, parallelism, and tradeoffs between computation and storage. This book is a practical guide for anyone interested in building FPGA systems. In a university environment, it is appropriate for advanced undergraduate and graduate courses. At the same time, it is also useful for practicing system designers and embedded programmers. The book assumes the reader has a working knowledge of C/C++ and includes a significant amount of sample code. In addition, we assume familiarity with basic computer architecture concepts (pipelining, speedup, Amdahl's Law, etc.). A knowledge of the RTL-based FPGA design flow is helpful, although not required.

研究の動機と目的

• 低レベルのRTLの専門知識が不要な高水準合成（HLS）を用いた効率的で高性能なFPGA設計を可能にすること。
• 不規則でデータ並列性を持つアルゴリズム（例：ハフマン符号化）を、異種並列性とデータフロー制約を持つハードウェアにマッピングする課題に対処すること。
• DSPやデータ圧縮などの多様な分野に適用可能な最適化技法を提示することで、アルゴリズム設計とハードウェア実装のギャップを埋めること。
• 学術的および産業的用途に適したカリキュラム対応リソースを提供すること。プロジェクトとテストベンチを含み、コシミュレーションおよびゴールデンリファレンス検証を用いて正しさを強調すること。

提案手法

• Vivado HLSを用いてC/C++に似たコードをRTLに変換し、ループアンローリング、パイipelニング、データフローなどのディレクティブを適用して並列性を活用する。
• テストベンチを用いたコシミュレーションにより、出力をゴールデンリファレンスファイルと比較し、正しさを検証する。自動検証にはdiffツールを用いる。
• パフォーマンスおよびリソース使用率の向上を図るため、ループ分離、コードホーティング、ビット幅最適化などの最適化技法を適用する。
• アレイ分割とメモリ階層への配慮により、メモリ帯域幅制限の設計におけるボトルネックを低減する。
• 制御フローが不規則なアルゴリズム（例：ハフマン符号化）において、独立した同時実行処理を管理するためのデータフロー・ディレクティブを導入する。
• ステージアレイと再構築されたアルゴリズム形式（例：マージソートや挿入ソート）を活用し、細粒度の並列性を露呈する。

実験結果

リサーチクエスチョン

• RQ1 信号処理およびデータ圧縮用途のFPGA設計において、高水準合成をどのように系統的に活用してパフォーマンスとリソース使用率を最適化できるか？
• RQ2 不規則なアルゴリズムに混合並列性がある場合に、高いスループットを達成するために最も効果的なHLSディレクティブおよびコーディング手法は何か？
• RQ3 ゴールデンリファレンス出力と照合することで、HLS生成ハードウェアの自動的かつ形式的検証を可能にするテストベンチの構造はどのように設計すべきか？
• RQ4 ハフマン符号化のような複雑なアルゴリズムは、HLSにおけるデータフローおよびループレベルの最適化を用いて、どの程度効果的に並列化できるか？
• RQ5 ループアンローリング、パイipelニング、アレイ分割といった最適化戦略は、HLS設計における遅延、スループット、リソース使用率のトレードオフにどのように影響を与えるか？

主な発見

• Vivado HLSにおけるデータフロー・ディレクティブの使用により、ハフマン符号化のような独立したアルゴリズム的モジュールの効果的なパイipelニングが可能となり、異なる段階の同時実行が実現される。
• ループアンローリングとパイipelニングは、FIRフィルタおよびDFT実装におけるスループットを顕著に向上させ、コシミュレーションおよびゴールデン出力との比較により性能向上が検証された。
• アレイ分割とメモリアクセス最適化により、スパース行列-ベクトル乗算や行列乗算といったメモリ集約型カーネルにおけるボトルネックが低減された。
• 本書のテストベンチフレームワークは、diffコマンドを用いて出力ファイルを比較し、結果が正しい場合に100％一致率を達成した。これにより、信頼性の高い機能的検証が保証された。
• ハフマン符号化は、アルゴリズムの複雑さと不規則な制御フローがあるにもかかわらず、段階的最適化とデータフロー構造化により、正しく効率的なハードウェア実装が達成された。
• ゴールデンリファレンス比較による形式的検証の統合により、HLS生成ハードウェアが機能要件を満たすことが保証された。Vivado HLSは、テストベンチからの戻り値を用いてシミュレーション結果の検証を実行する。