[論文レビュー] Parasitic Bipolar Leakage in III-V FETs: Impact of Substrate Architecture

B. Obradovic, Titash Rakshit+5 more|arXiv (Cornell University)|May 17, 2017

Semiconductor materials and devices参考文献 4被引用数 3

ひとこと要約

この論文は、高インジウム含有量を有するゲート・オール・アラウンド（GAA）InGaAs FET が、穴の効果的抽出が不十分なために深刻な寄生バイポーラ漏れ（PBE）を示し、低漏れ電流を求める先進的CMOSに不適切であることを示している。実験データとデバイスシミュレーションを用いて、GAAデバイスと比較して100倍まで漏れ電流を低減できるのは、マッチドで接触された基板構造を有するボトム・フィンFET（bulk FinFET）に限られることを明らかにした。特に、ゼロ正孔バンドオフセットを有するウェルに遠隔接触を設けた構造が、PBEを効果的に抑制する。

ABSTRACT

InGaAs-based Gate-all-Around (GAA) FETs with moderate to high In content are shown experimentally and theoretically to be unsuitable for low-leakage advanced CMOS nodes. The primary cause for this is the large leakage penalty induced by the Parasitic Bipolar Effect (PBE), which is seen to be particularly difficult to remedy in GAA architectures. Experimental evidence of PBE in In70Ga30As GAA FETs is demonstrated, along with a simulation-based analysis of the PBE behavior. The impact of PBE is investigated by simulation for alternative device architectures, such as bulk FinFETs and FinFETs-on-insulator. PBE is found to be non-negligible in all standard InGaAs FET designs. Practical PBE metrics are introduced and the design of a substrate architecture for PBE suppression is elucidated. Finally, it is concluded that the GAA architecture is not suitable for low-leakage InGaAs FETs; a bulk FinFET is better suited for the role.

研究の動機と目的

• 高インジウム含有量を有するInGaAs GAA FETにおける寄生バイポーラ効果（PBE）がOFF状態漏れ電流の主な要因であるかを特定・定量すること。
• GAA、ボトム・フィンFET、酸化物上フィンFETを含む、さまざまなIII-V FET設計における基板構造がPBE抑制に与える影響を評価すること。
• 先進的CMOSノードにおける低漏れ電流動作を可能にするために、実用的なPBE指標を開発し、そのような基板構造を同定すること。
• GAAデバイスにおけるPBE誘発漏れ電流が、穴の抽出を可能にする導電経路が欠如しているために根本的に悪化しており、GAA構造が低消費電力応用に不適切であることを実証すること。

提案手法

• 96 nm から 530 nm のチャネル長を有するIn70Ga30As GAAナノワイヤFETの実験的特性評価。室温および低温度下でのId-VgおよびId-Vd曲線の測定。
• 非局所的動的BTBTモデル（タイトバインディング補正を基盤とする）を用いたキャリブレーション済み3次元TCADシミュレーションにより、純粋なBTBTおよび界面準位効果からのPBE寄与を分離すること。
• GAA、酸化物上フィンFET、ボトム・フィンFET、および広帯ギャップまたはマッチド基板を有するフィンFET上基板構造のPBE挙動をシミュレーションベースで比較すること。
• 穴の蓄積および障壁低下に起因する漏れ電流増幅を定量化するための実用的PBE指標を導入し、デバイスタイプ間での定量的比較を可能にすること。
• 導電的穴抽出を可能にするために、ゼロ正孔バンドオフセットおよび遠隔ウェル接触を有する2種類の基板構造を設計・分析すること。
• 正孔輸送障壁の評価のため、正孔バンドオフセット分析および界面工学を用いて、さまざまな基板構成における正孔移動度を評価すること。

実験結果

リサーチクエスチョン

• RQ1 高インジウム含有量を有するInGaAs GAA FETにおけるOFF状態漏れ電流に、純粋なBTBT効果を超えて寄生バイポーラ効果（PBE）がどの程度寄与しているか。
• RQ2 GAA構造において、チャネルと基板の間に導電経路が欠如している場合、PBEがどのように悪化し、スレッショルド特性が劣化するか。
• RQ3 III-V FETにおけるPBEを効果的に抑制する基板構造の改良策は何か。ただし、電界制御性と低漏れ電流を維持する必要がある。
• RQ4 なぜフィンFET-on-insulatorおよびフィンFET-on-広帯ギャップ基板構造は依然として顕著なPBEを示すのか。また、それらはマッチド基板を有するボトム・フィンFETと比較してどう異なるか。
• RQ5 ゼロ正孔バンドオフセットおよび接触された基板構造は、InGaAs FETにおけるPBEを完全に排除できるか。そのようなソリューションに必要な主な設計要件は何か。

主な発見

• GAA In70Ga30As FET は、中程度のチャネル長であっても、真のボトム・フィンFETと比較して0.9Vオーバードライブ下でOFF状態漏れ電流が100倍も高い。これは、PBEが支配的であるためである。
• 短チャネルGAAデバイスでは、VDSが増加するにつれてOFF状態のサブスレッショルドスロープが著しく劣化する。これは、純粋なBTBTまたは界面準位効果とは一貫せず、PBEによってよく説明される。
• PBEにより、OFF状態におけるId-Vg曲線が非指数的で「平坦化」する挙動を示す。これは、穴の蓄積が電子障壁を低下させ、非線形的に漏れ電流を増幅する二重フィードバックメカニズムに起因する。
• 接触されたゼロ正孔バンドオフセット基板（例：遠隔接触付きInGaAsウェル）を有するボトム・フィンFETは、直接的な穴抽出を可能にすることでPBEを完全に排除し、漏れ電流をほぼ理想水準まで低減する。
• フィンFET-on-insulatorおよびフィンFET-on-広帯ギャップ基板構造は、正孔障壁を形成する正孔バンドオフセットにより、依然としてPBEを示し、穴の蓄積と漏れ電流の増幅を引き起こす。
• チャネルとウェル素材がマッチし、遠隔ウェル接触を有する基板構造のみが、PBEを完全に抑制できる。これにより、先進的CMOSにおける低漏れ電流動作を実現可能なのは、ボトム・フィンFETのみである。