[論文レビュー] Parity Quantum Optimization: Benchmarks

Michael Fellner, Kilian Ender+2 more|arXiv (Cornell University)|May 13, 2021

Quantum Computing Algorithms and Architecture被引用数 5

ひとこと要約

この論文は、近似的量子最適化アルゴリズム（QAOA）のパリティ量子最適化アーキテクチャをベンチマークし、2次元正方形格子型量子デバイスにおける最近接結合を想定した場合に、QAOAサイクルを実装するために必要な Controlled-Not（CNOT）ゲートの数を顕著に削減できることを示している。この手法は、パリティ符号化制約を用いて高次相互作用のイジングハミルトニアンを物理量子ビット空間にマッピングし、標準的なゲートモデルコンパイラーと比較して最大6倍のCNOTゲート削減を達成している。特に大規模な系やネイティブ4体結合素子を用いる場合に顕著である。

ABSTRACT

We present benchmarks of the parity transformation for the Quantum Approximate Optimization Algorithm (QAOA). We analyse the gate resources required to implement a single QAOA cycle for real-world scenarios. In particular, we consider random spin models with higher order terms, as well as the problems of predicting financial crashes and finding the ground states of electronic structure Hamiltonians. For the spin models studied our findings imply a significant advantage of the parity mapping compared to the standard gate model. In combination with full parallelizability of gates this has the potential to boost the race for demonstrating quantum advantage.

研究の動機と目的

• 近接結合を持つ近位量子デバイスにおけるQAOAのゲートリソース効率を評価すること。
• 実世界の最適化問題において、標準的なゲートモデルコンパイラーと比較して、パリティマッピングのCNOTゲート数を評価すること。
• ネイティブ4体結合素子がパリティアーキテクチャにおける回路の深さとゲートオーバーヘッドをどの程度低減するかを評価すること。
• パリティ符号化QAOA実装における量子ビット数とゲート効率のトレードオフを分析すること。
• パリティマッピングを用いた電子構造問題および金融危機予測問題のハードウェア最適化ベンチマークを提供すること。

提案手法

• パリティアーキテクチャは、N体イジングハミルトニアンを、Nより大きいK個の物理量子ビットを用いて、より大きな物理ヒルベルト空間にマッピングすることで、高次相互作用を直接符号化する。
• 制約は、論理ハイパーグラフにおける一般化された閉ループを用い、3体または4体のパウリ-Z項を用いて不正な状態をペナルティ処理する。
• この手法は、パリティコンパイラーを用いて、任意の次数の最適化問題を、局所的相互作用のみを含む2次元正方形格子型デバイスで実装可能な形式に変換する。
• ベンチマークでは、標準的なゲートモデルコンパイリングと比較して、CNOTベースの制約またはネイティブ4体結合素子を用いたパリティマッピングのCNOTゲート数を比較する。
• 分析には、電子構造ハミルトニアン（H₂、LiH）のトロイモデルと金融危機予測問題を含み、系のスケーリングに複製係数rを用いる。
• 回路の深さは、パリティアーキテクチャにおけるゲートが完全に並列化可能であるため、一定の深さで実装可能である。

Figure 1: The number of CNOT gates required in the standard gate model in order to implement a QAOA cycle on a square lattice as a function of the number of interaction terms in the Hamiltonian. We show data for ${N=20}$ and ${N=35}$ to illustrate the different slopes of the linear fit functions. Th

実験結果

リサーチクエスチョン

• RQ1 2次元正方形格子型デバイスにおいて、標準的なゲートモデルコンパイリングと比較して、パリティアーキテクチャは1サイクルのQAOAを実装するために必要なCNOTゲート数を削減するか？
• RQ2 電子構造問題において、パリティアーキテクチャが標準ゲートモデルを上回るCNOTゲート数の削減を達成する複製係数rの値は何か？
• RQ3 パリティアーキテクチャにおいて、CNOTベースの制約の代わりにネイティブ4体結合素子を使用することで、ゲート数はどの程度さらに削減されるか？
• RQ4 パリティアーキテクチャの完全な並列化が、近位量子最適化におけるスケーラビリティと誤り耐性をどの程度向上させるか？
• RQ5 パリティマッピングは、金融危機予測や電子構造計算といった実世界の問題において、実用的な利点を提供できるか？

主な発見

• H₂分子では、複製係数r = 5でパリティアーキテクチャが標準ゲートモデルのCNOTゲート数を下回り、rが大きくなるほど比が顕著に低下する。
• LiHでは、r = 2で既にパリティアーキテクチャが標準モデルを上回り、小規模な系において強い優位性を示す。
• CNOTベースの制約の代わりにネイティブ4体結合素子を使用すると、テストした全r値でゲート比が1未満に低下し、一貫した改善が確認された。
• パリティアーキテクチャは、標準コンパイリングと比較して最大6倍のCNOTゲート削減を達成しており、特にrが大きくネイティブ4体ゲートを用いる場合に顕著である。
• パリティマッピングは、完全なゲート並列化により、一定深さの回路実装を可能にし、デ coherent とクロストークの耐性を高める。
• 結果から、パリティアーキテクチャはNISQ時代を超えたスケーラブルでフェイルセーフな量子最適化の有力候補であると考えられる。

Figure 2: The average number of CNOT gates added per additional interaction term for different logical system sizes. Note that each data point corresponds to the slope of a linear fit such as in Fig. 1 . The black dashed and dashed-dotted lines represent the worst (6 CNOT gates per constraint) and t