[論文レビュー] PartitionPIM: Practical Memristive Partitions for Fast Processing-in-Memory

Orian Leitersdorf, Ronny Ronen+1 more|arXiv (Cornell University)|Jun 9, 2022

Advanced Memory and Neural Computing被引用数 4

ひとこと要約

本稿では、状態保持論理演算におけるレイテンシ-スループットトレードオフを克服するため、処理記憶統合（PIM）アーキテクチャにおけるメモリスティブ・パーティショニングの実用的で効率的な設計を提案する。半ゲートを導入することで周辺回路のオーバーヘッドを低減し、共有インデックスとパターンジェネレータを用いて制御メッセージを最小限に抑えることで、理想化されたモデルと比較して制御オーバーヘッドは1.2倍に抑えられ、32ビット乗算において最大11倍の高速化を達成した。これにより、スケーラブルで高性能な記憶内計算が実現可能となる。

ABSTRACT

Digital memristive processing-in-memory overcomes the memory wall through a fundamental storage device capable of stateful logic within crossbar arrays. Dynamically dividing the crossbar arrays by adding memristive partitions further increases parallelism, thereby overcoming an inherent trade-off in memristive processing-in-memory. The algorithmic topology of partitions is highly unique, and was recently exploited to accelerate multiplication (11x with 32 partitions) and sorting (14x with 16 partitions). Yet, the physical implementation of memristive partitions, such as the peripheral decoders and the control message, has never been considered and may lead to vast impracticality. This paper overcomes that challenge with several novel techniques, presenting efficient practical designs of memristive partitions. We begin by formalizing the algorithmic properties of memristive partitions into serial, parallel, and semi-parallel operations. Peripheral overhead is addressed via a novel technique of half-gates that enables efficient decoding with negligible overhead. Control overhead is addressed by carefully reducing the operation set of memristive partitions, while resulting in negligible performance impact, by utilizing techniques such as shared indices and pattern generators. Ultimately, these efficient practical solutions, combined with the vast algorithmic potential, may revolutionize digital memristive processing-in-memory.

研究の動機と目的

• 従来のアルゴリズム中心の研究では、メモリスティブ・パーティショニングを実装する際に周辺回路および制御オーバーヘッドが高いため、実用的でないという問題に対処する。
• 動的パーティショニングされたクロスバーアレイ上で並列に状態保持論理演算を実行できるようにすることで、メモリスティブPIMにおける本質的なレイテンシ-スループットトレードオフを克服する。
• 物理的に実装可能なパーティショニングアーキテクチャを設計し、面積、エネルギー、制御複雑性を最小限に抑えながら、高いアルゴリズム的性能を維持する。
• 制御メッセージのサイズを削減し、周辺論理を減らすことにより、パフォーマンスを損なわせることなく、実用的でスケーラブルなパーティショニングを実証する。
• パーティショニングベースの高速化が効率的かつ実装可能であることを示し、大規模応用への広範な採用を可能にする。

提案手法

• 周辺デコーダの複雑性を低減するため、新しい半ゲート技術を導入し、ベースラインのクロスバーと比較して面積と消費電力を低減する。
• パーティショニング操作をシリアル、パラレル、セミパラレルのトポロジーに形式化し、効率的な実装をガイドする。
• 操作セットを必須の論理タイプ（例：NOT、NOR）に制限することで、制御メッセージ長を非制限モデルと比較して85％削減する。
• 制御信号を効率的に符号化するため、共有インデックスとパターンジェネレータを活用し、必要な固有の制御ビット数を削減する。
• 無制限、標準、最小の3つのパーティショニングモデルを設計し、柔軟性と実装効率のトレードオフを提供する。
• 32ビット乗算を事例として採用し、各モデルにおけるレイテンシ、制御オーバーヘッド、面積、エネルギーを比較評価する。

実験結果

リサーチクエスチョン

• RQ1 メモリスティブ・パーティショニングは、周辺回路や制御オーバーヘッドが著しく高くなることなく、実用的に実装可能か？
• RQ2 パフォーマンスを著しく低下させることなく、パーティショニングされたPIMにおける制御メッセージのサイズをどのように最小化できるか？
• RQ3 パーティショニングされたメモリスティブクロスバーにおいて、周辺回路の複雑さが面積およびエネルギー効率に与える影響は何か？
• RQ4 パーティショニングされたPIMで操作セットを制限した場合、アルゴリズム的パフォーマンスの向上はどの程度維持できるか？
• RQ5 無制限、標準、最小の各パーティショニングモデルは、レイテンシ、制御オーバーヘッド、面積効率の観点から、どのように比較できるか？

主な発見

• 半ゲート技術により、周辺デコーダの複雑性が低減され、パーティショニングなしのベースラインクロスバーと比較して面積オーバーヘッドが低減した。
• 最小モデルでは制御メッセージ長が36ビット（無制限モデルの607ビットと比較）にまで短縮され、ベースラインと比較して1.2倍のオーバーヘッドに抑えられた。
• 最小モデルでは、理想化された無制限モデルと比較してレイテンシが1.32倍に増加するにとどまり、シリアル乗算器と比較して8.6倍の高速化を達成した。
• 制御オーバーヘッドが実用的パーティショニングの主なボトルネックであるが、提案手法により非制限モデルと比較して20倍の低減が達成された。
• 中間のメモリスティブ素子によるアルゴリズム的面積オーバーヘッドは、シリアル実行より高くなるが、性能向上がそれを上回り、効率的な符号化により管理可能である。
• 並列化に伴いゲート数が増加したため、エネルギー消費は2.1倍に増加したが、乗算処理で8.6倍のレイテンシ低減が得られたことから、その増加は正当化される。