[論文レビュー] Performance Analysis of 6T and 9T SRAM

Apollos Ezeogu|arXiv (Cornell University)|May 18, 2019

Low-power high-performance VLSI design参考文献 9被引用数 11

ひとこと要約

この論文は、サブスレッショルドおよびナノスケール技術におけるプロセス変動および電圧スケーリングの影響で劣化する静的ノイズマージン（SNM）の制限を克服するため、9T SRAMセルを提案している。Cadence Virtuosoシミュレーションを用いた結果、180nmから10nmプロセスノードにおいて、読み取り、書き込み、保持動作のSNMが顕著に向上し、低消費電力・高速なオンチップキャッシュ応用における信頼性が向上した。

ABSTRACT

The SRAM cell is made up of latch, which ensures that the cell data is preserved as long as power is turned on and refresh operation is not required for the SRAM cell. SRAM is widely used for on-chip cache memory in microprocessors, game software, computers, workstations, portable handheld devices due to high data speed, low power consumption, low voltage supply, no-refresh needed. Therefore, to build a reliable cache/memory, the individual cell (SRAM) must be designed to have high Static Noise Margin (SNM). In sub-threshold region, conventional 6T-cell SRAM experiences poor read and write ability, and reduction in the SNM at various fluctuation of the threshold voltage, supply voltage down scaling, and technology scaling in nano-meter ranges (180nm, 90nm, 45nm, 22nm, 16nm and 10nm). Thus, noise margin becomes worse during read and write operations compared to hold operation which the internal feedback operates independent of the access transistors. Due to these limitations of the conventional 6T SRAM cell, we have proposed a 9T SRAM that will drastically minimize these limitations; the extra three transistors added to the 6T topology will improve the read, hold and write SNM. The design and simulation results were carried out using Cadence Virtuoso to evaluate the performance of 6T and 9T SRAM cells.

研究の動機と目的

• ナノメータスケール技術におけるプロセス変動および電圧スケーリングの影響で劣化する6T SRAMセルの静的ノイズマージン（SNM）を是正すること。
• マイクロプロセッサおよびポータブルデバイス用オンチップキャッシュメモリにおけるSRAMセルの読み取り、書き込み、保持動作の信頼性を向上させること。
• サブスレッショルド動作および技術スケーリング下での9T SRAMセルの性能向上を評価すること。
• 180nmから10nmプロセスノードにおける提案された9T SRAM設計のシミュレーションによる検証。

提案手法

• 9T SRAMセルは、標準的な6T SRAMトポロジに3つの追加トランジスタを追加し、読み取りおよび書き込み動作中におけるラッチとアクセストランジスタの分離を実現する。
• この設計により、データ操作中のラッチ安定性に及ぼすアクセストランジスタのフラクチュエーションの影響が低減され、SNMが向上する。
• 180nmから10nmの複数のプロセスノードにおいて、6Tおよび9T SRAMセルの性能を比較するためにCadence Virtuosoを用いたシミュレーションを実施した。
• 分析は、供給電圧およびしきい値電圧の変動を想定した読み取り、書き込み、保持動作におけるSNMに焦点を当てた。
• 低消費電力領域における信頼性を評価するために、サブスレッショルド動作下での性能指標を評価した。

実験結果

リサーチクエスチョン

• RQ1 6T SRAMセルのサブスレッショルド動作およびプロセス変動下での静的ノイズマージン（SNM）は、どのように劣化するか？
• RQ2 9T SRAMトポロジは、6T SRAMと比較して読み取りおよび書き込み動作におけるSNMをどの程度向上させるか？
• RQ3 9T設計は、10nmプロセスノードへの技術ダウンスケーリングおよび電源電圧スケーリング下でも安定性をどのように維持するか？
• RQ4 アクセストランジスタのフラクチュエーションは6T SRAMのラッチ安定性にどのような影響を及ぼすか？また、9T設計はその影響をどのように軽減するか？

主な発見

• 9T SRAM設計は、従来の6T SRAMと比較して、読み取り、書き込み、保持動作における静的ノイズマージン（SNM）を顕著に向上させた。
• 9Tトポロジに3つのトランジスタを追加することで、ラッチがアクセストランジスタの変動に対して感受性が低下し、安定性が向上した。
• サブスレッショルド動作下でも9T SRAMは高いSNMを維持でき、低電圧・低消費電力応用においてより信頼性が高くなった。
• Cadence Virtuosoを用いたシミュレーションにより、180nmから10nmの全プロセスノードにおいて9Tセルが6T SRAMを上回ることが確認された。