[論文レビュー] Power and Execution Time Measurement Methodology for SDF Applications on FPGA-based MPSoCs

Christof Schlaak, Maher Fakih+1 more|arXiv (Cornell University)|Jan 13, 2017

Embedded Systems Design Techniques参考文献 15被引用数 9

ひとこと要約

本論文では、FPGAベースのMPSoC上で同期データフロー（SDF）アプリケーションの実行時間と動的消費電力を共同で分析する低コストで最小限の侵襲的測定手法を提示する。FPGAにカスタム測定コントローラーを統合し、低コスト基板の低分解能ADCを用いることで、サイクル精度のタイミング測定とフェーズレベルの電力測定を実現した。この手法は、SobelやJPEGエンコーダなどの画像処理ワークロードにおけるパレート解析を用いて、マッピング最適化の有効性を示している。

ABSTRACT

Timing and power consumption play an important role in the design of embedded systems. Furthermore, both properties are directly related to the safety requirements of many embedded systems. With regard to availability requirements, power considerations are of uttermost importance for battery operated systems. Validation of timing and power requires observability of these properties. In many cases this is difficult, because the observability is either not possible or requires big extra effort in the system validation process. In this paper, we present a measurement-based approach for the joint timing and power analysis of Synchronous Dataflow (SDF) applications running on a shared memory multiprocessor systems-on-chip (MPSoC) architecture. As a proof-of-concept, we implement an MPSoC system with configurable power and timing measurement interfaces inside a Field Programmable Gate Array (FPGA). Our experiments demonstrate the viability of our approach being able of accurately analyzing different mappings of image processing applications (Sobel filter and JPEG encoder) on an FPGA-based MPSoC implementation.

研究の動機と目的

• バッテリ駆動およびリアルタイム応用を対象とした組み込みMPSoCシステムにおいて、動的消費電力と実行時間の測定に制限された可視性が生じる課題に対処すること。
• SDFアクターのフェーズレベル（読み取り、計算、書き込み）におけるタイミングと電力の正確で細分化された測定を可能にし、パフォーマンスおよびエネルギー最適化に不可欠であることを目的とする。
• 侵襲的なハードウェア改変を要しない、低コストで再利用可能な測定インfraを、任意のFPGAベースのMPSoCプラットフォームに展開可能にすること。
• MPSoCタイル上の異なるタスクマッピングを自動的かつ繰り返し可能な方法で分析し、実行時間と消費電力の最適なトレードオフを同定すること。
• 実画像処理ワークロード（SobelフィルタとJPEGエンコーダ）を用いて手法を検証し、パレート最適マッピングの生成に有効であることを示すこと。

提案手法

• SDFアクターにタイミングおよび電力プローブを組み込むために、FPGAファブリックにカスタム測定コントローラーを実装し、元の動作を保つためにトリガ信号をNOP命令に置き換える。
• 測定システムは、電源レールに接続された低コストADCベースの電力測定構成を用い、最小限のハードウェアオーバーヘッドで動的電力のキャプチャを可能にする。
• 実行時間は、各アクターのフェーズ（読み取り、計算、書き込み）の開始および終了にタイムスタンプロジックを挿入し、コントローラーと同期させることでサイクル分解能で測定する。
• 電力測定は12ビットADCを用い、6.25 Hzのサンプリングレートでフェーズごとに実施され、低分解能であるがフェーズレベル分析には十分である。
• システムは静的および動的タスクスケジューリングをサポートする。評価では、4コアMPSoC上の異なるコアマッピングを探索するために静的スケジューリングが使用された。
• 収集されたデータからパレートチャートを生成し、異なるタスク-コアマッピングにおけるエンドツーエンド遅延と消費電力のトレードオフを可視化する。

実験結果

リサーチクエスチョン

• RQ1 低コストで最小限の侵襲的測定システムは、FPGAベースのMPSoC上でのSDFアプリケーションに対して、フェーズレベルでの動的消費電力と実行時間の測定を正確に実現できるか？
• RQ2 複数のプロセッシングエレメントにわたるタスクマッピングの選択が、SDFアプリケーションのタイミングと電力消費の両方にどのように影響を与えるか？
• RQ3 提案手法は、エネルギーとパフォーマンスの両面で、自動的かつデータドリブンなSDFアプリケーションマッピング最適化をどの程度サポートできるか？
• RQ4 共有メモリの競合とタスク間依存関係が、SDFアプリケーションの測定タイミングおよび電力挙動に与える影響は何か？
• RQ5 低コストADCの測定分解能が、フェーズレベルでの電力測定の正確さと粒度にどのように影響を与えるか？

主な発見

• トリガプローブをNOP命令に置き換えることで、元のアプリケーション動作への影響を最小限に抑えながら、SDFアクターのフェーズのサイクル精度のタイミング測定が可能となった。
• 低コストADCベースの構成を用いて、フェーズレベル（読み取り、計算、書き込み）での電力測定を成功裏に実現した。平均電力値は、アクターおよびマッピングに応じて0.54 Wから0.68 Wの範囲で変動した。
• SobelおよびJPEGエンコーダのSDFGにおけるマッピング1は、エンドツーエンド遅延が最も低く（Sobelでは35,963サイクル、JPEGでは294,906サイクル）、しかしプロセッサの高い利用度により消費電力が最も高かった。
• 2コアのみを用いたマッピング7は、消費電力を低減したが、Sobelフィルタでは40,000サイクルを超える遅延を示し、明確なエネルギー-遅延トレードオフが確認された。
• パレート解析により、マッピング2、5、6は、高速SDFGアクターの低優先度スケジューリングと競合により、待機時間が増加し、性能が悪化していることが判明した。
• 本手法はフェーズレベルの粒度で最も効果的である。より高分解能の測定デバイスを用いることで、サブフェーズ分析の正確性をさらに向上できる。