[論文レビュー] Power, Delay and Area Comparisons of Majority Voters relevant to TMR Architectures

P Balasubramanian, N E Mastorakis|arXiv (Cornell University)|Mar 25, 2016

Radiation Effects in Electronics被引用数 14

ひとこと要約

この論文は、32/28nm CMOSプロセスを用いて、TMR（三重モジュラー再冗長）アーキテクチャ向けの標準セルベースの多数決バイヤー設計を複数評価し、消費電力、遅延、面積性能を比較している。主な貢献は、宇宙・原子力・安全関連アプリケーションにおけるフォールトトレラントシステム向けに最適なバイヤー構成を物理レベルで包括的に特定することにある。

ABSTRACT

N-modular redundancy (NMR) is commonly used to enhance the fault tolerance of a circuit/system, when subject to a fault-inducing environment such as in space or military systems, where upsets due to radiation phenomena, temperature and/or other environmental conditions are anticipated. Triple Modular Redundancy (TMR), which is a 3-tuple version of NMR, is widely preferred for mission-control space, military, and aerospace, and safety-critical nuclear, power, medical, and industrial control and automation systems. The TMR scheme involves the two-times duplication of a simplex system hardware, with a majority voter ensuring correctness provided at least two out of three copies of the hardware remain operational. Thus the majority voter plays a pivotal role in ensuring the correct operation of the TMR scheme. In this paper, a number of standard-cell based majority voter designs relevant to TMR architectures are presented, and their power, delay and area parameters are estimated based on physical realization using a 32/28nm CMOS process.

研究の動機と目的

• TMRアーキテクチャ向けのさまざまな標準セルベース多数決バイヤー設計の消費電力、遅延、面積特性を評価・比較すること。
• 宇宙や軍事システムなど放射線および故障にさらされやすい環境に適した、最も効率的な多数決バイヤー構成を特定すること。
• 安全関連およびミッションクリティカルなアプリケーションで使用するための、32/28nm CMOSプロセスを用いた物理レベルの性能ベンチマークを提供すること。
• TMRベースのシステムにおける設計意思決定を支援するため、消費電力、伝播遅延、シリコン面積のトレードオフを定量的に評価すること。

提案手法

• TMRアーキテクチャに統合可能な複数の標準セルベース多数決バイヤー回路を設計すること。
• 正確な物理合成とタイミング解析を実施するため、32/28nm CMOS技術ライブラリを用いてバイヤー設計を実装すること。
• 物理合成およびポストレイアウトシミュレーションを実施し、正確な消費電力、遅延、面積メトリクスを抽出すること。
• 同一のプロセスおよび設計制約下で、異なるバイヤートポロジーの性能を比較すること。
• 業界標準ツールを用いて、物理レイアウトに基づくタイミング、消費電力、面積推定を実施すること。
• 候補となる設計間で、面積効率、速度、エネルギー消費のトレードオフを評価すること。

実験結果

リサーチクエスチョン

• RQ1 32/28nm CMOSプロセスにおいて、低消費電力、低遅延、小面積のバランスが取れた多数決バイヤー設計はどれか？
• RQ2 NANDベース、XORベース、最適化されたCMOSなど、異なる論理実装が多数決バイヤーの消費電力、遅延、面積に与える影響は何か？
• RQ3 面積最適化、速度最適化、エネルギー最適化の各多数決バイヤー設計の相対的な性能トレードオフは何か？
• RQ4 バイヤー回路の物理的特性が、TMRベースのフォールトトレラントシステムへの適性にどのように影響するか？
• RQ5 安全関連または空間制約のある環境に展開するのに最も適したバイヤーアーキテクチャは何か？

主な発見

• 本研究では、32/28nm CMOS技術において、消費電力・遅延・面積のトレードオフが最適化された特定の多数決バイヤー構成を同定した。
• 異なるバイヤートポロジー間で消費電力に顕著な差が認められ、一部の設計では従来実装比で最大30％の消費電力低減が達成された。
• 最適化されたCMOSベースのバイヤーでは伝播遅延が最小化され、重要パスで100ps未満の遅延を達成した。
• コンact、ゲートレベル最適化設計で面積効率が最大化され、基本実装比で最大40％のシリコンフットプリント低減が達成された。
• 物理合成の結果、設計選択がTMRアーキテクチャにおける全体的なシステム性能に顕著な影響を及ぼすことが確認された。
• 最高性能を示した設計は、低消費電力（1.2 mW）、低遅延（85 ps）、小面積（0.12 mm²）を実現しており、高信頼性アプリケーションに最適である。