[論文レビュー] Predicting Post-Route Quality of Results Estimates for HLS Designs using Machine Learning

Pingakshya Goswami, Dinesh Bhatia|arXiv (Cornell University)|May 24, 2022

VLSI and FPGA Design Techniques参考文献 7被引用数 7

ひとこと要約

この論文では、高レベル合成（HLS）設計のC/C++行動コードおよびLLVM中間表現から、反復的高レベル合成を必要とせず、後ルーティング時のタイミングおよびリソースメトリクス（クロック周期、遅延、LUT使用量）を予測する機械学習モデルを提示している。モデルは複数のFPGAファミリーで10%未塔の予測誤差を達成し、従来のHLS推定と比較して設計空間探索の効率性と正確性を顕著に向上させた。

ABSTRACT

Machine learning (ML) has been widely used to improve the predictability of EDA tools. The use of CAD tools that express designs at higher levels of abstraction makes machine learning even more important to highlight the performance of various design steps. Behavioral descriptions used during the high-level synthesis (HLS) are completely technology independent making it hard for designers to interpret how changes in the synthesis options affect the resultant circuit. FPGA design flows are completely embracing HLS based methodologies so that software engineers with almost no hardware design skills can easily use their tools. HLS tools allow design space exploration by modifying synthesis options, however, they lack accuracy in the Quality of Results (QoR) reported right after HLS. This lack of correctness results in sub-optimal designs with problems in timing closure. This paper presents a robust ML based design flow that can accurately predict post-route QoR for a given behavioral description without the need to synthesize the design. The model is an important design exploration tool where a designer can quickly view the impact on overall design quality when local and global optimization directives are changed. The proposed methodology presents two strong advantages: (i) Accurate prediction of the design quality (QoR), and (ii) complete elimination of the need to execute high-level synthesis for each design option. We predict three post route parameters, (i). Area, (ii). Latency and (iii). Clock Period of a design just by analyzing the high level behavioral code and some intermediate representation codes. We have integrated the methodology with Xilinx HLS tools and have demonstrated accurate estimation on a variety of FPGA families. Our estimated results are within 10\% of actual computed values

研究の動機と目的

• 高レベル合成直後に生成される品質の結果（QoR）推定の不正確さを是正すること。
• 設計空間探索中に繰り返し高レベル合成を実行する必要をなくし、後ルーティングメトリクスを迅速かつ正確に予測可能にする。
• 合成ディレクティブの最終設計品質への影響を評価するため、設計者に信頼性が高く迅速なフィードバックループを提供すること。
• 高レベルコードおよびLLVM IRから最終設計品質を予測する機械学習フレームワークを構築すること。

提案手法

• 制御フロー、データフロー、コールグラフを含む、C/C++行動コードおよびLLVM中間表現（IR）から特徴量を抽出した。
• 実際のHLS実行から得られたラベル付き後ルーティングQoRデータで訓練された、古典的手法の機械学習回帰モデルを使用した。
• Zynq 7000、Virtex-7、Kintex-7の複数のFPGAファミリーを対象とし、100MHzから500MHzまでのターゲット周波数を用いてモデルを訓練した。
• Xilinx Vivado HLSと統合し、行動コードおよび合成ディレクティブのみを入力として使用した。
• グローバルなターゲット周波数とローカルなプラグマの影響をスケジューリングおよびリソース割り当てに捉えるために特徴工学的手法を適用した。
• 未学習の設計および異なるFPGAデバイス上でモデルを検証し、学習データを超える汎用性を示した。

実験結果

リサーチクエスチョン

• RQ1 高レベル合成を実行せずに、高レベル行動コードから機械学習が後ルーティング時のクロック周期、遅延、LUT使用量を正確に予測できるか？
• RQ2 Vivado HLSなどの商用HLSツールと比較して、モデルの予測精度は多様なベンチマークおよびFPGAファミリーでどの程度高いか？
• RQ3 トレーニングデータに含まれない未学習の設計およびターゲット周波数に対し、モデルの汎用性はどの程度高いか？
• RQ4 グローバルなターゲット周波数およびローカルな合成ディレクティブが最終設計品質に与える影響を、モデルはどの程度適切に捉えられるか？
• RQ5 設計空間探索中に繰り返し高レベル合成を実行する必要をモデルが排除できるか？

主な発見

• 提案されたMLモデルは、ベンチマーク全体でクロック周期、遅延、LUT使用量の平均絶対誤差率（MAPE）がそれぞれ6.29%、10.32%、392.33%で予測した。これは、Vivado HLSの遅延平均MAPE 100.45%およびクロック周期平均MAPE 198.09%と比較して顕著に優れている。
• Zynq 7000におけるadpcmベンチマークでは、モデルの予測値が実際の後ルーティング結果とよく一致し、3つのメトリクスすべてで相関係数が1.0に近い値を示した。
• テストされたすべてのFPGAファミリーでクロック周期および遅延予測の誤差が10%未塔に抑えられ、LUT予測の誤差は高い動的範囲にかかわらず許容範囲内に保たれた。
• 未学習の設計および周波数への汎用性が高く、3つの周波数（100MHz、150MHz、200MHz）で学習したが、8つの周波数（うち5つは学習範囲外）のQoRを正確に予測できた。
• Zynq、Virtex-7、Kintex-7の64の完全に新しい、未学習のプラグマ最適化設計においても、モデルは低MAPE（クロック周期5.55–6.50%、遅延17.10–19.50%）を維持し、強力な耐障害性と汎用性を示した。
• 高レベルコードからの迅速かつ正確なQoR推定により、C-合成ステップの時間のかかる繰り返しを削減し、設計空間探索の高速化を実現した。