[論文レビュー] Prevention of Microarchitectural Covert Channels on an Open-Source 64-bit RISC-V Core

Nils Wistoff, Moritz Schneider+3 more|arXiv (Cornell University)|May 1, 2020

Security and Verification in Computing参考文献 25被引用数 11

ひとこと要約

本論文は、コンテキストスイッチ時にすべてのマイクロアーキテクチャ的状態（キャッシュの有効ビットおよびリプレースポリシーなどの二次的状態を含む）をフラッシュできる新しいRISC-Vのフェンス命令、fence.tを提案する。オープンソースの64ビットRISC-Vコア上で評価した結果、fence.tはわずか320サイクルのオーバーヘッドとほとんど無視できるハードウェアコストで、5つの既知のマイクロアーキテクチャ的コントロールチャネルを完全に排除した。これは、ハードウェア支援による時間保護が強力なシステムセキュリティにとって実現可能かつ不可欠であることを示している。

ABSTRACT

Covert channels enable information leakage across security boundaries of the operating system. Microarchitectural covert channels exploit changes in execution timing resulting from competing access to limited hardware resources. We use the recent experimental support for time protection, aimed at preventing covert channels, in the seL4 microkernel and evaluate the efficacy of the mechanisms against five known channels on Ariane, an open-source 64-bit application-class RISC-V core. We confirm that without hardware support, these defences are expensive and incomplete. We show that the addition of a single-instruction extension to the RISC-V ISA, that flushes microarchitectural state, can enable the OS to close all five evaluated covert channels with low increase in context switch costs and negligible hardware overhead. We conclude that such a mechanism is essential for security.

研究の動機と目的

• オープンソースの64ビットRISC-Vコア上でのマイクロアーキテクチャ的コントロールチャネルの存在と容量を評価すること。
• ハードウェア支援が欠如する状況において、ソフトウェアオンリーな防御策の有効性を評価すること。
• 第一級のマイクロアーキテクチャ的状態（例：有効ビット）をリセットするだけでは、コントロールチャネルの漏洩を防止できないことを示すこと。
• すべての利用可能なマイクロアーキテクチャ的状態を完全にフラッシュできる新しいハードウェア命令、fence.tの設計と評価を行うこと。
• このようなメカニズムが、現代のオペレーティングシステムにおけるタイミングチャネルの原理的防止に実用的かつ不可欠であることを示すこと。

提案手法

• 著者は、オペレーティングシステムがキャッシュ、TLB、ブランチ予測器、プリフェッチャーを含む複数のコンponentにわたり、マイクロアーキテクチャ的状態を選択的にフラッシュできる新しいRISC-V命令、fence.tを実装した。
• fence.t命令は、主な状態（例：キャッシュラインの有効ビット）だけでなく、キャッシュリプレースポリシーの状態機械などの二次的状態もフラッシュするように設計された。
• このメカニズムは、順序実行型で64ビット、アプリケーションクラスのプロセッサであるAriane RISC-Vコアに統合され、独自のコントロールチャネル測定フレームワークを用いて評価された。
• 著者は、特にキャッシュフラッシュ処理に注目して、fence.tの遅延とハードウェアコストを測定し、既存のソフトウェアオンリー手法と比較した。
• 彼らは、キャッシュベース、TLBベース、ブランチ予測器ベースのタイミングチャネルを含む5つの既知のマイクロアーキテクチャ的コントロールチャネルに対するこの命令の有効性を評価した。
• 面積と消費電力のオーバーヘッドを確認するため、FPGA上でハードウェアリourceの使用状況を測定した。

実験結果

リサーチクエスチョン

• RQ1 オープンソースの64ビットRISC-Vコア上で、既知のマイクロアーキテクチャ的コントロールチャネルを実際に利用可能にできるか？
• RQ2 現代のRISC-Vプロセッサにおいて、ソフトウェアオンリーなマイクロアーキテクチャ的タイミングチャネルの緩和策は、有効かつ効率的か？
• RQ3 第一級のマイクロアーキテクチャ的状態（例：有効ビット）のみをリセットするのでは十分か。それとも、二次的状態が悪用可能か？
• RQ4 fence.tという新しいハードウェア命令が、すべての利用可能なマイクロアーキテクチャ的状態を完全かつ低オーバーヘッドでフラッシュできるか？
• RQ5 このようなメカニズムを実際のRISC-Vコアに統合した場合のパフォーマンスおよびハードウェアコストへの影響は何か？

主な発見

• キャッシュ、TLB、ブランチ予測器、プリフェッチャーに基づく5つの既知のマイクロアーキテクチャ的コントロールチャネルが、変更のないAriane RISC-Vコア上で成功裏に実装され、IntelおよびArmプロセッサと同等の容量を示した。
• ソフトウェアオンリーな緩和戦略は、特に第一級の状態（例：有効ビット）のみをリセットする場合、実行不可能なほどコストが高く、かつ効果が薄いことが判明した。
• キャッシュラインリプレースポリシーを制御する状態機械などの二次的マイクロアーキテクチャ的状態も、依然としてコントロールチャネルとして悪用可能であることが示され、部分的フラッシュでは不十分であることが証明された。
• 提案されたfence.t命令は、すべての5つのコントロールチャネルを完全に排除し、漏洩を測定精度以下にまで低下させた。
• Arianeコアではfence.t命令のオーバーヘッドがわずか320サイクルにとどまり、通常のパーティションスイッチレート1 kHz以下の環境では無視できる。
• FPGA上でのハードウェアリource使用状況の測定から、LUT使用率の増加は1%未満であり、面積および消費電力への影響が最小限であることが確認された。