[論文レビュー] Probing charge noise in few electron CMOS quantum dots

Cameron Spence, Bruna Cardoso Paz+15 more|arXiv (Cornell University)|Sep 5, 2022

Quantum and electron transport phenomena被引用数 4

ひとこと要約

本研究では、産業プロセスに準拠した300 mmウェーハ上に作製されたCMOSプロセス準拠のシリコンナノワイヤ量子ドットにおける低周波数電荷ノイズを、新規の1回あたりのトンネル測定法を用いて調査した。その結果、量子ドットの幾何学的形状と電子占有数を制御することで、電荷ノイズを2桁以上（1–100 μeV²/Hz）変更可能であることが示された。主な発見は、電子数が増加するにつれて電荷ノイズが顕著に低減することであり、これはスピンキュービットに適した少数電子状態がノイズ耐性に優れていることを示している。

ABSTRACT

Charge noise is one of the main sources of environmental decoherence for spin qubits in silicon, presenting a major obstacle in the path towards highly scalable and reproducible qubit fabrication. Here we demonstrate in-depth characterization of the charge noise environment experienced by a quantum dot in a CMOS-fabricated silicon nanowire. We probe the charge noise for different quantum dot configurations, finding that it is possible to tune the charge noise over two orders of magnitude, ranging from 1 ueV^2 to 100 ueV^2. In particular, we show that the top interface and the reservoirs are the main sources of charge noise and their effect can be mitigated by controlling the quantum dot extension. Additionally, we demonstrate a novel method for the measurement of the charge noise experienced by a quantum dot in the few electron regime. We measure a comparatively higher charge noise value of 40 ueV^2 at the first electron, and demonstrate that the charge noise is highly dependent on the electron occupancy of the quantum dot.

研究の動機と目的

• 産業プロセスに準拠した300 mmウェーハ上に作製された少数電子状態のCMOS量子ドットにおける低周波数電荷ノイズを特徴づけること。
• 特に界面およびリザボアにおける電荷ノイズの主な寄与要因を特定し、ゲート制御によるその可変性を評価すること。
• 単一電子レベルでの電荷ノイズのパワー・スペクトル密度を測定可能な、簡素で実験的に容易に実装可能な手法を開発・検証すること。
• スピンキュービットに関連する少数電子状態における量子ドット内の電子占有数に伴う電荷ノイズの依存性を調査すること。
• 時間分解電荷検出を用いて、化学ポテンシャルノイズとトンネル結合定数のフラクチュエーションを分離すること。

提案手法

• 静電的ゲートと電荷検出器を備えたCMOSプロセスで作製されたシリコンナノワイヤデバイスを用い、トンネル遷移をリアルタイムでモニタリングした。
• 1回あたりのトンネル測定を用いて、時間分解の電子占有数ダイナミクスを抽出し、電荷フラクチュエーションのパワー・スペクトル密度（PSD）の再構成を可能にした。
• クーロン遮断ピークにおける電流フラクチュエーションの時間トレースにフーリエ変換を適用し、各ゲート電圧におけるノイズPSDを取得した。
• 平均伝導度のゲート電圧微分（d⟨N⟩/dV_G）を用いて測定PSDを正規化し、化学ポテンシャルノイズを分離した。
• トンネルレート抽出結果と直接的な電流フラクチュエーション測定結果を比較し、整合性を確認するとともに、トンネル結合定数のフラクチュエーションに起因する寄与を同定した。
• 異なる電子数における界面付近の1つの捕獲された電荷（TLS）が量子ドットの化学ポテンシャルに与える影響をシミュレーションし、観測されたトレンドを裏付けるものとした。

実験結果

リサーチクエスチョン

• RQ1 CMOS量子ドットにおける電荷ノイズ環境は、量子ドットの幾何学的形状と電子占有数にどのように依存するか？
• RQ2 特に少数電子状態において、CMOSプロセスで作製されたシリコンナノワイヤデバイスにおける電荷ノイズの主な発生源は何か？
• RQ3 簡素な1回あたりのトンネル測定法により、単一電子レベルでの電荷ノイズパワー・スペクトル密度を正確に抽出できるか？
• RQ4 量子ドット内の電子数が増加するにつれて、電荷ノイズの大きさはどのように変化するか？
• RQ5 量子ドットの拡張とトンネル障壁のゲート制御により、電荷ノイズはどの程度低減可能か？

主な発見

• 少数電子状態における電荷ノイズは、最初の電子状態で40 μeV²/Hzで測定され、デバイス構成に応じて1～100 μeV²/Hzの範囲で変動した。
• 主に量子ドットの空間的拡張を制御するゲート電圧の調整により、ノイズレベルを2桁以上変更可能であることが示された。
• トップ界面とリザボアが主な電荷ノイズ源であると特定され、より優れたゲート制御によりその影響を低減可能であることが示された。
• 電荷ノイズのパワー・スペクトル密度は電子数の増加に伴い顕著に低下し、N=1で約40 μeV²/Hz、N=2で約20 μeV²/Hzに低下し、さらに高い占有数ではそれ以下となった。
• 観測されたノイズ低減は、電子波動関数とフラクチュエータ（例えば界面準位）との間隔が増加することで、双極子結合が弱まることが要因であると解釈された。
• 1回あたりのトンネル測定法により、化学ポテンシャルノイズとトンネル結合定数のフラクチュエーションを効果的に分離でき、複雑な分光技術の代替手段として簡素な手法であることが実証された。