[論文レビュー] Quantum circuit for a direct sum of two-dimensional unitary operators

Ville Bergholm, Juha J. Vartiainen+2 more|arXiv (Cornell University)|Oct 9, 2004

Quantum Computing Algorithms and Architecture被引用数 5

ひとこと要約

この論文では、2^{n-1} - 1 個の CNOT ゲート、2^{n-1} 個の1キュービットゲート、および1つのnキュービット対角ゲートを用いて、一様に制御された1キュービットゲート（2次元ユニタリ演算子の直和として表されるnキュービット量子ゲート）を実装する量子回路構成を提示する。この手法は、変更を加えた量子マルチプレクサに基づき、一般のnキュービットゲートの分解および状態準備において、改善されたまたは同等のゲート数の上限を達成する。特に、最近接相互作用のみを用いた最適化された実装が可能である。

ABSTRACT

In this article we study n-qubit quantum gates which may be represented as direct sums of two-dimensional unitary operators. We call this class of gates uniformly controlled one-qubit gates. We present a quantum circuit which implements any gate of this type using 2^{n-1} - 1 controlled-NOT gates, 2^{n-1} one-qubit gates and a single n-qubit diagonal gate. The construction is based on a modified version of the so-called quantum multiplexor circuit. We illustrate the versatility of the uniformly controlled gates by applying them to the decomposition of a general n-qubit gate and an n-qubit state-preparation procedure. Moreover, we study the implementation of these circuits using only nearest-neighbor gates and give the worst-case one-qubit and CNOT gate counts for all of the aforementioned applications. In all four cases, the proposed method either improves or achieves the previously reported upper bounds for the gate counts.

研究の動機と目的

• nキュービットゲートのうち、2次元ユニタリ演算子の直和として表されるもの、すなわち一様に制御された1キュービットゲートを効率的に実装する量子回路の開発。
• 特に最近接結合制約下において、そのようなゲートに必要なCNOTおよび1キュービットゲートの数を最小化すること。
• 提案された回路を用いて、一般のnキュービットユニタリゲートの分解およびnキュービット状態準備手順の実装を、ゲート数の効率を向上させながら行うこと。
• すべての検討対象の応用分野について、ゲート数のタイトな上界を確立し、以前に報告された結果を上回ること。

提案手法

• 構成は、一様に制御された1キュービットゲートを、2^{n-1} - 1 個の制御付きNOTゲート、2^{n-1} 個の1キュービットゲート、および1つのnキュービット対角ゲートのシーケンスに分解する、修正された量子マルチプレクサアーキテクチャを用いる。
• この手法は、直和ユニタリの構造を活用し、計算基底状態に基づく条件付き制御を用いてゲートのオーバーヘッドを低減する。
• キュービット接続性制約を満たすために、ゲートシーケンスの再順序化と最適化を施し、最近接アーキテクチャに適応した回路を構築する。
• 一般のnキュービットゲートの分解にはブロック対角化を適用し、状態準備にはユニタリの|0⟩状態への作用にターゲット状態を符号化することで実装する。
• 物理的キュービット制約下でも最小限のリソース使用を保証するため、最悪ケースのシナリオにおけるゲート数の分析と最適化を実施する。

実験結果

リサーチクエスチョン

• RQ1 一様に制御された1キュービットゲートを実装するために、最小でどの程度のCNOTおよび1キュービットゲートが必要か。
• RQ2 最近接相互作用のみが許可される状況で、そのようなゲートをどのように効率的に分解できるか。
• RQ3 この回路構成により、一般のnキュービットユニタリゲートの分解に関して、既存の上限を改善または同等に保てるか。
• RQ4 同じフレームワークを用いて、ゲート数を削減したnキュービット状態準備手順を最適化できるか。

主な発見

• 提案された回路は、任意の一様に制御された1キュービットゲートを、正確に2^{n-1} - 1 個のCNOTゲート、2^{n-1} 個の1キュービットゲート、および1つのnキュービット対角ゲートで実装可能である。
• この手法は、一般のnキュービットゲートの分解およびnキュービット状態準備の両方において、改善されたまたは同等のゲート数の上界を達成する。
• 最近接相互作用に制限された場合、最悪ケースにおいても最適またはほぼ最適なゲート数を維持する。
• 回路構造により、量子アルゴリズム設計の基本的構成要素である任意の直和ユニタリの効率的実装が可能になる。