[論文レビュー] Quantum Transport Simulation of Sub-1-nm Gate Length Monolayer MoS2 Transistors

Ying Li, Yang Shen+8 more|arXiv (Cornell University)|Apr 21, 2024

2D Materials and Applications被引用数 4

ひとこと要約

本研究では、第一原理的量子輸送シミュレーションを用いて、1 nm未塔のゲート長を有するモノレイヤーMoS2トランジスタの性能限界を調査する。ドーピングおよび誘電体設計を組み合わせることで、p型高性能デバイスでは800 μA/μm、n型では409 μA/μmという記録的なオン状態電流密度を達成し、次世代エレクトロニクスにおけるエネルギー・ディレイ製品の向上を実証した。

ABSTRACT

Sub-1-nm gate length $MoS_2$ transistors have been experimentally fabricated, but their device performance limit remains elusive. Herein, we explore the performance limits of the sub-1-nm gate length monolayer (ML) $MoS_2$ transistors through ab initio quantum transport simulations. Our simulation results demonstrate that, through appropriate doping and dielectric engineering, the sub-1-nm devices can meet the requirement of extended 'ITRS'(International Technology Roadmap for Semiconductors) $L_g$=0.34 nm. Following device optimization, we achieve impressive maximum on-state current densities of 409 $μA / μm$ for n-type and 800 $μA / μm$ for p-type high-performance (HP) devices, while n-type and p-type low-power (LP) devices exhibit maximum on-state current densities of 75 $μA / μm$ and 187 $μA / μm$, respectively. We employed the Wentzel-Kramer-Brillouin (WKB) approximation to explain the physical mechanisms of underlap and spacer region optimization on transistor performance. The underlap and spacer regions primarily influence the transport properties of sub-1-nm transistors by respectively altering the width and body factor of the potential barriers. Compared to ML $MoS_2$ transistors with a 1 nm gate length, our sub-1-nm gate length HP and LP ML $MoS_2$ transistors exhibit lower energy-delay products. Hence the sub-1-nm gate length transistors have immense potential for driving the next generation of electronics.

研究の動機と目的

• 1 nm未塔のゲート長を有するモノレイヤーMoS2トランジスタの性能限界を特定すること。これは、実験的実現は未だなされていないが、実際に作製に成功していることから、その限界を明らかにすることを目的とする。
• 特にドーピングおよび誘電体設計というデバイス工学的手法が、1 nm未塔スケールにおける輸送特性に与える影響を評価すること。
• ITRSの0.34 nmゲート長目標を満たすか、それを上回る最適なデバイス構成を同定すること。
• 超微細スケールトランジスタにおけるトンネル障壁に及ぼすアンダラップおよびスペーサ領域の物理的メカニズムを分析すること。

提案手法

• モノレイヤーMoS2トランジスタ内の電子輸送をモデル化するため、第一原理的手法を用いた第一原理的量子輸送シミュレーションを実施。
• アンダラップおよびスペーサ領域によるポテンシャル障壁幅およびボディーファクターの変調を分析するため、Wentzel-Kramers-Brillouin（WKB）近似を適用。
• ドーピングプロファイルおよび誘電体層を体系的に変化させ、オン電流およびサブスレッショルドスイングの最適化を図る。
• 電流密度とエネルギー効率のトレードオフを評価するため、高性能（HP）および低消費電力（LP）デバイスバージョンを別々に分析。
• キャリア型ごとの性能を比較するため、n型およびp型トランジスタの両方をシミュレーション。
• エネルギー・ディレイ製品（EDP）の評価を通じて、1 nmリファレンスデバイスと比較しての総合的なデバイス効率を評価。

実験結果

リサーチクエスチョン

• RQ1 1 nm未塔のゲート長を有するモノレイヤーMoS2トランジスタは、次世代エレクトロニクスに十分な性能を達成できるか？
• RQ2 アンダラップおよびスペーサ領域は、超微細スケールMoS2トランジスタにおけるトンネル障壁特性にどのように影響を与えるか？
• RQ3 ドーピングおよび誘電体設計のどの戦略が、オン電流を最大化するとともに、オフ電流を低く保てるか？
• RQ4 原子スケールでのモノレイヤーMoS2を用いて、ITRSの0.34 nmゲート長目標を達成可能か？
• RQ5 1 nmリファレンスデバイスと比較して、1 nm未塔のMoS2トランジスタのエネルギー・ディレイ製品はどのように異なるか？

主な発見

• 1 nm未塔のゲート長を有するモノレイヤーMoS2トランジスタは、p型高性能デバイスで最大800 μA/μmのオン状態電流密度を達成した。
• n型高性能デバイスはオン状態電流密度409 μA/μmに達し、優れた電子輸送能力を示した。
• 低消費電力n型およびp型デバイスは、それぞれ75 μA/μmおよび187 μA/μmのオン電流を達成し、実用的なエネルギー効率が実現可能であることを示した。
• WKB近似の結果、アンダラップおよびスペーサ領域が有効障壁幅およびボディーファクターを変調し、トンネル効率に直接的な影響を与えることが判明した。
• 1 nm未塔のHPおよびLPデバイスは、1 nmリファレンスデバイスよりも低いエネルギー・ディレイ製品を示し、優れたエネルギー効率を有することがわかった。
• 最適化されたドーピングおよび誘電体設計により、1 nm未塔のMoS2トランジスタは、きびしいITRS 0.34 nmゲート長要件を満たした。