[論文レビュー] Qubit Allocation for Noisy Intermediate-Scale Quantum Computers

Will Finigan, Michael Cubeddu+3 more|arXiv (Cornell University)|Oct 18, 2018

Quantum Computing Algorithms and Architecture被引用数 15

ひとこと要約

この論文では、NISQ時代の量子コンピュータ向けに、シミュレーテッド・アニーリングとDijkstraベースの局所探索を組み合わせたハイブリッド量子ビット割り当てアルゴリズムを提案する。この手法は、ハードウェア固有の量子ビットの忠実度と接続性を考慮することで、回路の誤り率を最小化する。IBMの16Q Rueschlikonデバイス上でベンチマークした結果、測定誤り率が2倍以上低減され、IBMの公開コンパイラおよび純粋な局所探索手法を上回る性能を示した。

ABSTRACT

In the era of noisy-intermediate-scale quantum computers, we expect to see quantum devices with increasing numbers of qubits emerge in the foreseeable future. To practically run quantum programs, logical qubits have to be mapped to the physical qubits by a qubit allocation algorithm. However, on present day devices, qubits differ by their error rate and connectivity. Here, we establish and demonstrate on current experimental devices a new allocation algorithm that combines the simulated annealing method with local search of the solution space using Dijkstra's algorithm. Our algorithm takes into account the weighted connectivity constraints of both the quantum hardware and the quantum program being compiled. New quantum programs will enable unprecedented developments in physics, chemistry, and materials science and our work offers an important new pathway toward optimizing compilers for quantum programs.

研究の動機と目的

• ノイズの多い中規模量子（NISQ）コンピュータにおける量子ビット割り当ての課題に対処すること。ここでは、物理的量子ビットの誤り率と接続性にばらつきがある。
• SWAPゲートの削減にとどまらず、コンパイル段階での総誤り率の最小化を通じて、量子回路の信頼性を向上させること。
• 実行時間と解の品質のトレードオフを調整可能な、ハードウェアに依存しないがハードウェアに配慮したアルゴリズムを開発すること。
• 提案手法を実際の量子ハードウェア上でベンチマークし、既存手法に比べて優れていることを実証的に検証すること。

提案手法

• アルゴリズムは、膨大な解空間を探索するためのシミュレーテッド・アニーリングを用い、局所最適解からの脱出を可能にする。
• 局所探索を改善するため、Dijkstraのアルゴリズムを統合し、より低い誤りコストを持つ近接した構成を探索する。
• 量子プログラムとハードウェアを重み付きグラフとしてモデル化する。プログラムのエンタングルメント構造はDAGとして、デバイスの結合関係は忠実度重み付きエッジを持つグラフとして表現する。
• 探索空間は、論理的量子ビットを物理的量子ビットにマッピングする有効な配置で定義され、目的関数はコンパイル済み回路の総誤り率である。
• 初期温度$T_0$、冷却率$\tau$、局所探索ステップ数$n$といったパrameterを用いてアルゴリズムをパラメータ化し、実行時間と解の品質のトレードオフを調整可能にする。
• このアプローチはハードウェアに依存せず、任意の結合グラフと忠実度データを受け入れられ、最小の回路誤りを最適化するように調整される。

実験結果

リサーチクエスチョン

• RQ1 シミュレーテッド・アニーリングと局所探索を組み合わせたハイブリッド最適化アプローチは、実ハードウェア上で量子回路誤り率を低下させる点で、既存の量子ビット割り当て手法を上回ることができるか？
• RQ2 量子ビットの忠実度のばらつきと接続制約を考慮することで、NISQデバイスにおけるコンパイル済み量子回路の信頼性はどの程度向上するか？
• RQ3 インテリジェントな量子ビット割り当てによる事前処理は、実用的な量子計算におけるデバイスノイズをどの程度低減できるか？
• RQ4 提案手法の性能は、実量子ハードウェア上で回路サイズと複雑さの増加に伴ってどのようにスケーリングするか？
• RQ5 ハードウェアに依存しない設計を採用しているため、再実装なしに異なる量子アーキテクチャに一般化可能か？

主な発見

• 16Q Rueschlikonデバイス上で、IBMの公開コンパイラと比較して、測定誤り率が2倍以上低減された。全テスト回路において統計的に有意な改善が確認された。
• 局所探索手法単体でも、IBMの公開コンパイラを常に上回った。これは、忠実度に配慮した割り当てが信頼性を向上させることを示している。
• ハイブリッドアルゴリズムはIBMのコンパイラよりも低い誤り率を示したが、変動性が高かったため、耐障害性と最適化の深さのトレードオフが顕在化した。
• 一部のケースで0.7を超える測定誤り率が観測されたが、これはアルゴリズム的欠陥ではなく、デバイス固有の特異性によるものであり、ハードウェアノイズが主因であると示唆された。
• 回路サイズが大きくなるに従い、提案手法の性能は有利にスケーリングし、回路が大きくなるほどその利点が顕著になった。
• ハードウェアに依存しない設計のおかげで、異なるアーキテクチャへも一般化可能であり、同時にデバイス固有の忠実度と接続性データを活用することで最適な結果を得られた。