[論文レビュー] Ratatoskr: An open-source framework for in-depth power, performance and area analysis in 3D NoCs

Jan Moritz Joseph, Lennart Bamberg+5 more|arXiv (Cornell University)|Dec 11, 2019

Advanced Memory and Neural Computing参考文献 25被引用数 8

ひとこと要約

Ratatoskr は、異種 3D 結合をサポートする、3D ネットワークオンチップ（NoC）アーキテクチャにおけるパワー、パフォーマンス、面積（PPA）解析のためのオープンソースで包括的なフレームワークです。2.4% の精度で動的パワー推定が可能なサイクル正確なシミュレーションを実現し、ルータにおける最大 32% のパワー低減を、最適化されたクロスバー設計により達成しています。これらは、ハードウェア生成機能と複数の抽象化レベルのレポートを備えた統合的で使いやすい設定インターフェースを通じて実現されています。

ABSTRACT

We introduce ratatoskr, an open-source framework for in-depth power, performance and area (PPA) analysis in NoCs for 3D-integrated and heterogeneous System-on-Chips (SoCs). It covers all layers of abstraction by providing a NoC hardware implementation on RT level, a NoC simulator on cycle-accurate level and an application model on transaction level. By this comprehensive approach, ratatoskr can provide the following specific PPA analyses: Dynamic power of links can be measured within 2.4% accuracy of bit-level simulations while maintaining cycle-accurate simulation speed. Router power is determined from RT level synthesis combined with cycle-accurate simulations. The performance of the whole NoC can be measured both via cycle-accurate and RT level simulations. The performance of individual routers is obtained from RT level including gate-level verification. The NoC area is calculated from RT level. Despite these manifold features, ratatoskr offers easy two-step user interaction: First, a single point-of-entry that allows to set design parameters and second, PPA reports are generated automatically. For both the input and the output, different levels of abstraction can be chosen for high-level rapid network analysis or low-level improvement of architectural details. The synthesize NoC model reduces up to 32% total router power and 3% router area in comparison to a conventional standard router. As a forward-thinking and unique feature not found in other NoC PPA-measurement tools, ratatoskr supports heterogeneous 3D integration that is one of the most promising integration paradigms for upcoming SoCs. Thereby, ratatoskr lies the groundwork to design their communication architectures.

研究の動機と目的

• 3D NoC における正確な PPA 分析を可能にする包括的で統合されたツールの不足に応えること。特に、次世代 SoC に不可欠な異種 3D 結合を対象とする。
• サイクル正確なパワー推定を、リンクおよびルータレベルで正確に実現しながら、シミュレーション効率を維持すること。
• 異なる技術ノードを有する混合信号、論理、メモリダイを含むモデル化を通じて、次世代 SoC に不可欠な異種 3D 結合をサポートすること。
• 1 つの設定ファイルからハードウェア実装、パフォーマンス指標、PPA レポートを自動生成する統合的で使いやすいフレームワークを提供すること。
• ルーティングアルゴリズムの洞察を活用してクロスバー内の不要なターンを削除することで、パフォーマンスを損なわずにルータのパワーと面積を低減すること。

提案手法

• データフロー行列を用いてリンクおよびバーチャルチャンネルを横断するトラフィックパターンを追跡するサイクル正確な NoC シミュレータを統合し、高精度なパワーモデリングを実現する。
• リンクの動的パワーは、パターン依存のスイッチングおよびカップリング効果に基づき、n をトラフィックカラー数として、O(n²) のメモリ複雑度を持つデータフロー行列を用いてモデル化する。
• ルータのパワーは、RTL合成とサイクル正確なシミュレーションを組み合わせて算出され、設定から自動的に生成されたハードウェアモデルを用いる。
• トランザクションレベル（TL）のアプリケーションモデリングをサポートし、実世界または合成されたトラフィックパターンを注入することで、高レベルの抽象化におけるパフォーマンスおよび PPA 分析を可能にする。
• 事前に特性化されたゲートレベルライブラリにより RTL 段階での面積推定が可能であり、ルーティングアルゴリズムの分析に基づき不要なターンを削除することでパワーおよび面積の削減を達成する。
• 単一の設定インターフェースにより、設計パラメータを設定し、複数の抽象化レベルにわたる自動 PPA レポート生成を可能にする。

実験結果

リサーチクエスチョン

• RQ1 複数の抽象化レベル（ゲートレベルからトランザクションレベルまで）において、統合的フレームワークが 3D NoC の高精度 PPA 分析をどのように達成できるか。
• RQ2 パターン依存スイッチングおよびバーチャルチャンネル動作を組み込むことで、従来のモデルに比べてパワー推定の精度をどの程度向上できるか。
• RQ3 クロスバー内の不要なターンを削除することで、3D NoC においてパフォーマンスを損なわず、ルータのパワーと面積を低減できるか。
• RQ4 データフロー行列ベースのシミュレータのシミュレーション性能は、Noxim などの従来のシミュレータと比較してどの程度異なるか。高精度を維持しながら。
• RQ5 Ratatoskr はどの程度異種 3D 結合をサポートするか。また、これにより混合技術 SoC における PPA モデリングにどのような影響を与えるか。

主な発見

• リンクの動的パワー推定は、ビットレベルのシミュレーションと比較して 2.4% の精度を達成しており、従来モデルが最大 42.5% の誤差を示すのに対し、顕著に優れている。
• ルーティングアルゴリズムの分析に基づき、不要なターンを削除することで、総合的なルータパワーを最大 32%、ルータ面積を 3% 減少させた。
• データフロー行列の導入により、Noxim よりもシミュレーション性能が 2 倍低下したが、モデリング精度の大幅な向上を考慮すると、このトレードオフは正当化される。
• フレームワークは異種 3D 結合をサポートしており、異なるレイヤーに配置された論理、メモリ、混合信号ダイを組み合わせたシステムの正確な PPA 分析を可能にする。
• データフロー行列の使用により、一定のメモリ複雑度（O(n²)）を維持し、ビット正確なシミュレーションで線形に増加するトレースファイルサイズを回避する。これにより、顕著なメモリおよびパフォーマンスの向上が達成される。
• フレームワークは設定から自動的にハードウェア実装を生成し、RTL 段階での合成および機能検証を可能にする。標準セル技術の完全なサポートを備える。