[論文レビュー] Realizing lateral wrap-gated nanowire FETs: Controlling gate length with chemistry rather than lithography

Kristian Storm, Gustav Nylund+2 more|Figshare|Jan 18, 2012

Advancements in Semiconductor Devices and Circuit Design被引用数 4

ひとこと要約

本論文では、追加のリソグラフィーを必要とせず、1回のウェットエッチングでゲート長を正確に制御する、化学的アプローチに基づく新しい手法を用いて、ラテラル・ラップゲート型ナノワイヤFETを製造する。この技術により、強い対称的ゲーティングが可能となり、4 Kで32 mV/デケードという低いサブスレッショルドスロープを実現し、電気的性能が著しく向上し、一次元量子輸送およびセンシング分野の高度な研究が可能になる。

ABSTRACT

An important consideration in miniaturizing transistors is maximizing the coupling between the gate and the semiconductor channel. A nanowire with a coaxial metal gate provides optimal gate-channel coupling, but has only been realized for vertically oriented nanowire transistors. We report a method for producing laterally oriented wrap-gated nanowire field-effect transistors that provides exquisite control over the gate length via a single wet etch step, eliminating the need for additional lithography beyond that required to define the source/drain contacts and gate lead. It allows the contacts and nanowire segments extending beyond the wrap-gate to be controlled independently by biasing the doped substrate, significantly improving the sub-threshold electrical characteristics. Our devices provide stronger, more symmetric gating of the nanowire, operate at temperatures between 300 to 4 Kelvin, and offer new opportunities in applications ranging from studies of one-dimensional quantum transport through to chemical and biological sensing.

研究の動機と目的

• 優れたゲート-チャネル結合を実現する、スケーラブルでリソグラフィーを低減したラテラル・ラップゲート型ナノワイヤFETの製造法を開発すること。
• 電荷の不均一性や劣悪なサブスレッショルド特性を引き起こす従来のラテラルゲーティング手法の限界を克服すること。
• 基板バイアスによる制御を介して、ゲートを超えて接触部およびナノワイヤセグメントを独立して制御できること。
• 低温量子輸送およびセンシング応用分野における性能向上を実現する、強力で対称的なゲーティングを実現すること。
• 高性能エレクトロニクスおよび機能化センシングプラットフォームと両立可能なプロセスを実証すること。

提案手法

• 自己組織的形成されたInAsナノワイヤに、75 nmのInAs0.95P0.05セグメントを有し、ALDおよびスパッタリングを用いて12 nmのAl2O3、16.5 nmのW、11.5 nmのAu、および再び12 nmのAl2O3を被膜する。
• 重ドープSi基板（30 nmのSiO2と10 nmのHfO2のバイレイヤー）にナノワイヤを転写し、エッチング中に基板を保護する。
• 電子線リソグラフィーを用いてPMMAレジスト層上にソースおよびドレイン接触部を定義し、ラップゲートおよび外側の酸化膜はそのままで残す。
• ゲート長の制御は3段階のウェットエッチングで実現する：BHFで外側のAl2O3を除去し、ヨウ素系のAuエッチングでゲート長を定義し、露出したWをH2O2で除去する。
• HfO2層は選択的にゆっくりとエッチングされるため、BHFおよびH2O2工程中でもSiO2基板が保護される。
• 熱蒸着とリリースプロセスによりゲートリードおよびNi/Au接触部を形成し、基板およびラップゲートの独立した制御を可能にする。

実験結果

リサーチクエスチョン

• RQ1 追加のリソグラフィーを除き、1回のウェットエッチング工程でラテラル・ラップゲート型ナノワイヤFETのゲート長を正確に制御可能か？
• RQ2 基板バイアスによる独立した制御が、接触抵抗を低減させつつも、ラップゲートからの強力で対称的なゲーティングを維持できるか？
• RQ3 低温下におけるラテラル・ラップゲート型ナノワイヤFETのサブスレッショルド性能は何か？ また、従来のゲーティング手法と比較してどうなるか？
• RQ4 デバイス構造が、高感度エレクトロニクス測定と、露出したAuゲート表面を介した直接的なバイオ化学的機能化の両方を可能にするか？
• RQ5 エッチング濃度および時間によるゲート長チューニングが、デバイス性能および再現性にどのように影響するか？

主な発見

• 室温下でラップゲートの逆サブスレッショルドスロープは196 mV/デケードに達し、基板ゲートで得られた1480 mV/デケードよりも顕著に優れた性能を示した。
• 4 Kでラップゲートの逆サブスレッショルドスロープは32 mV/デケードに改善され、オンオフ比は10^6を超えており、オフ電流は1 pA未満であった。
• チップAに実装された17デバイスの平均サブスレッショルドスロープは198 ± 38 mV/デケードであり、高い再現性と一貫性を示した。
• 基板ゲートは低電流領域でノイジーな応答を示したが、これは接触部に悪影響を及えたためであり、ラップゲートはよりクリアで対称的な制御を実現した。
• 本手法により、ソース/ドレイン接触部の定義に追加のリソグラフィーを除き、1回のウェットエッチング工程でゲート長をチューニング可能となった。
• 露出したAuゲート表面はチオール結合を介して抗体と直接機能化可能であり、バイオセンシング応用に応用可能である。