[論文レビュー] Reduced Area Low Power High Throughput BCD Adders for IEEE 754r Format

Himanshu Thapliyal, Hamid R. Arabnia+1 more|ArXiv.org|Sep 8, 2006

Low-power high-performance VLSI design参考文献 5被引用数 5

ひとこと要約

この論文は、IEEE 754r小数浮動小数点標準向けに、低消費電力で高スループットなBCD加算器を提案し、それぞれ2つのトランジスタで構成されるPowerless ANDおよびGroundless ORゲートを導入している。新しい4ビットNCLAブロックを用いて最適化されたキャリーキャッシュおよびキャリーロックアラウンドBCD加算器を設計し、重要な論理素子における電源およびグラウンド接続を排除することで、面積と消費電力の低減を実現した。

ABSTRACT

IEEE 754r is the ongoing revision to the IEEE 754 floating point standard and a major enhancement to the standard is the addition of decimal format. Firstly, this paper proposes novel two transistor AND and OR gates. The proposed AND gate has no power supply, thus it can be referred as the Powerless AND gate. Similarly, the proposed two transistor OR gate has no ground and can be referred as Groundless OR. Secondly for IEEE 754r format, two novel BCD adders called carry skip and carry look-ahead BCD adders are also proposed in this paper. In order to design the carry look-ahead BCD adder, a novel 4 bit carry look-ahead adder called NCLA is proposed which forms the basic building block of the proposed carry look-ahead BCD adder. Finally, the proposed two transistors AND and OR gates are used to provide the optimized small area low power high throughput circuitries of the proposed BCD adders.

研究の動機と目的

• IEEE 754r浮動小数点標準で導入された小数形式が、金融および商業計算の向上を図るための効率的な小数演算のニーズに対処すること。
• リアルタイムの小数計算を維持しつつ、BCD加算器の面積と消費電力を低減すること。
• 電源およびグラウンド接続を排除するため、2つのトランジスタのみで構成される新しいトランジスタレベルの論理ゲート（Powerless ANDおよびGroundless OR）を設計すること。
• 高速動作を実現するため、新しい4ビットNCLA（Novel Carry Look-Ahead）ブロックに基づいた最適化されたキャリーキャッシュおよびキャリーロックアラウンドBCD加算器を開発すること。
• 提案された2トランジスタゲートをBCD加算器アーキテクチャに統合し、面積と消費電力の効率を向上させること。

提案手法

• 電源接続を不要とする2トランジスタのPowerless ANDゲートの設計。静的消費電力の低減を実現。
• グラウンド接続を不要とする2トランジスタのGroundless ORゲートの設計。グラウンド関連のノイズと消費電力損失の低減を実現。
• 高速BCD加算のためのコア部品として、新規の4ビットNCLA（Novel Carry Look-Ahead）加算器の導入。
• NCLAブロックを用いてキャリーロックアラウンドBCD加算器を構築し、キャリーサイナルを並列に計算することで、遅延の低減を実現。
• 同じNCLAブロックを用いてキャリーキャッシュBCD加算器を実装し、面積と速度のトレードオフを最適化。
• Powerless ANDおよびGroundless ORゲートをBCD加算器回路に統合し、面積と消費電力の低減を実現。

実験結果

リサーチクエスチョン

• RQ1 IEEE 754r小数形式向けに、BCD加算器をどのように設計すれば、高スループットを維持しながら面積と消費電力を最小限に抑えられるか？
• RQ2 電源およびグラウンド接続を必要としない2トランジスタの論理ゲートが、BCD加算器回路における面積と消費電力の低減に寄与するか？
• RQ3 キャリーロックアラウンドBCD加算器に新規の4ビットNCLAブロックを用いることで、性能にどのような影響を与えるか？
• RQ4 提案されたPowerless ANDおよびGroundless ORゲートは、従来のCMOS実装と比較して、面積と消費電力の効率がどのように向上するか？
• RQ5 新規ゲートと最適化された加算器構造を統合することで、BCD加算器全体の効率はどの程度向上するか？

主な発見

• 提案されたPowerless ANDおよびGroundless ORゲートは、それぞれVDDおよびグラウンド接続の不要化により、顕著な消費電力低減を実現した。
• NCLAブロックにより、キャリーロックアラウンドBCD加算器におけるキャリー伝播が高速化され、クリティカルパス遅延が短縮された。
• キャリーロックアラウンドBCD加算器は、従来のリップルキャリーまたはキャリーキャッシュ設計と比較して、より高いスループットを達成した。
• 2トランジスタゲートの統合により、回路面積が低減され、動的消費電力も低下した。
• 提案されたBCD加算器は、面積・消費電力・スループットのトレードオフが改善されており、高性能な小数演算ユニットに適していることが示された。
• 設計は6ページの国際会議論文で検証され、IEEE 754r応用におけるBCD演算の実現可能性と性能向上が示された。