[論文レビュー] Reduced-Latency SC Polar Decoder Architectures

Chuan Zhang, Bo Yuan+1 more|arXiv (Cornell University)|Nov 3, 2011

Error Correcting Code Techniques参考文献 4被引用数 4

ひとこと要約

本稿では、前方予測技術、パイプライン処理、並列処理、および新規の入力生成回路（ICG）を用いて、従来の設計と比較して遅延を半減し、スループットを2倍にした低遅延逐次キャンセレーション（SC）極性デコーダを提案する。面積オーバーヘッドは最小限に抑えられる。このアーキテクチャは、統合された処理素子における部分構造の共有を採用し、FFTにインspiredされた信号生成を活用して、実時間応用に適した即時の入力計算を実現する。

ABSTRACT

Polar codes have become one of the most favorable capacity achieving error correction codes (ECC) along with their simple encoding method. However, among the very few prior successive cancellation (SC) polar decoder designs, the required long code length makes the decoding latency high. In this paper, conventional decoding algorithm is transformed with look-ahead techniques. This reduces the decoding latency by 50%. With pipelining and parallel processing schemes, a parallel SC polar decoder is proposed. Sub-structure sharing approach is employed to design the merged processing element (PE). Moreover, inspired by the real FFT architecture, this paper presents a novel input generating circuit (ICG) block that can generate additional input signals for merged PEs on-the-fly. Gate-level analysis has demonstrated that the proposed design shows advantages of 50% decoding latency and twice throughput over the conventional one with similar hardware cost.

研究の動機と目的

• 長大なコード長に起因する従来の逐次キャンセレーション（SC）極性デコーダにおける高いデコーディング遅延を解消すること。
• ハードウェアコストを著しく増加させることなく遅延を低減し、リアルタイム応用を可能にすること。
• パイプライン処理と並列処理を活用して、SC極性デコーディングにおけるスループットを向上させること。
• 動的に入力を生成できるように設計された効率的な入力生成回路（ICG）を考案すること。
• 処理素子間で部分構造を共有することで、高いハードウェア効率を達成すること。

提案手法

• 逐次キャンセレーションデコーディング処理における依存関係チェーンを短縮するために、前方予測技術を適用する。
• パイプライン化および並列処理方式を用いて、並列SC極性デコーダを設計する。
• 処理素子（PE）を統合するための部分構造共有アプローチを実装し、面積オーバーヘッドを低減する。
• FFTアーキテクチャにインspiredされた、即時の追加入力生成を可能にする新規の入力生成回路（ICG）を提案する。
• ゲートレベルの解析を用いて、設計の性能およびハードウェア効率を検証する。
• 遅延低減、スループット向上、面積コストのバランスを最適化するデコーダアーキテクチャを最適化する。

実験結果

リサーチクエスチョン

• RQ1 ハードウェアコストを増加させることなく、SC極性デコーダにおけるデコーディング遅延をどのように低減できるか？
• RQ2 極性デコーディングにおいて、高スループットと低遅延を両立させるためにどのようなアーキテクチャ的技術が必要か？
• RQ3 前方予測技術は、逐次キャンセレーションデコーディングにおけるクリティカルパスを効果的に短縮できるか？
• RQ4 統合されたPEに適した動的入力生成を可能にする入力生成回路（ICG）は、どのように設計できるか？
• RQ5 部分構造の共有は、並列SCデコーダにおいて性能を維持したまま、面積をどの程度低減できるか？

主な発見

• 提案手法は、従来のSC極性デコーダと比較して、デコーディング遅延を50%低減した。
• 従来設計と比較してスループットが2倍に向上し、より高いデータレート処理が可能になった。
• ハードウェアコストは従来設計と同等であり、高い面積効率を示している。
• 部分構造の共有アプローチにより、統合された処理素子間でコンポONENTを再利用することで、面積が効果的に削減された。
• 新規の入力生成回路（ICG）により、即時の入力信号生成が可能になり、効率的な並列処理が実現された。
• ゲートレベルの解析により、設計の優位性が確認され、面積オーバーヘッドを最小限に抑えつつ、遅延とスループットの両面で優れた性能を発揮した。