[論文レビュー] Reducing DRAM Latency by Exploiting Design-Induced Latency Variation in Modern DRAM Chips.

Donghyuk Lee, Samira Khan+6 more|arXiv (Cornell University)|Oct 30, 2016

Parallel Computing and Optimization Techniques参考文献 82被引用数 12

ひとこと要約

この論文は、周辺回路に近いメモリセルがより速くアクセス可能であるという設計由来のDRAM遅延変動を同定し、それを活用するための低コストな2つの動的機構を提案する。これらの機構により、信頼性を損なわず、DRAMアクセス遅延を最大25％まで短縮でき、ハードウェアに配慮したメモリアクセス最適化によってシステム性能を向上させる。

ABSTRACT

Variation has been shown to exist across the cells within a modern DRAM chip. Prior work has studied and exploited several prior forms of this variation, such as manufacturing-process- or temperature-induced variation. We empirically observe a new form of variation that exists within a DRAM chip, induced by the design and placement of different components in the DRAM chip, where different regions in DRAM, based on their relative distance from the peripheral structures, require different minimum access latencies for reliable operation. In particular, cells closer to the peripheral structures can be accessed much faster than cells that are farther. We call this phenomenon design-induced variation in DRAM. Our goal, in this work, is to understand and exploit design-induced variation to develop low-cost mechanisms to dynamically find and use the lowest latency a DRAM chip can reliably operate at and thus improve overall system performance while ensuring reliable system operation. To this end, we first experimentally demonstrate and analyze designed-induced variation in modern DRAM devices by testing and characterizing 96 DIMMs (768 DRAM chips). Our characterization identifies DRAM regions that are vulnerable to errors, if operated at lower latency, and finds consistency in their locations across a given DRAM chip generation, due to design-induced variation. Based on our experimental analysis, we develop two mechanisms that reliably reduce DRAM latency.

研究の動機と目的

• メモリセルの物理的配置に起因する、これまで未解明であったDRAMチップ内での遅延変動の特定と特性評価。
• 設計由来の変動が、DRAMチップの異なる領域における最小信頼性保証アクセス遅延に与える影響の理解。
• 各DRAM領域における信頼性保証動作に必要な最小遅延を動的に同定・利用する低コストで効果的な機構の開発。
• 領域別遅延チューニングを活用し、周辺回路に近いセルへの高速アクセスを実現することで、全体のシステム性能を向上。

提案手法

• 96本のDIMM（768個のDRAMチップ）を用いて、最小アクセス遅延が異なる領域を特定するための実験的遅延変動特性評価。
• DRAMチップ内の周辺構造からの距離に応じた遅延に影響を受ける領域の空間的分布のマッピング。
• 実行時において、各DRAM領域の最低信頼性保証遅延を検出・適応する2つの動的機構の設計および実装。
• 領域別遅延チューニングにより、周辺回路に近いセルへのアクセスを高速化し、設計由来の遅延変動を活用。
• 実験的特性評価に基づき、各領域の最小遅延しきい値未満での動作を回避することで、信頼性を確保。

実験結果

リサーチクエスチョン

• RQ1 DRAMチップ内における部品の物理的配置が、メモリセルの最小信頼性保証アクセス遅延にどのように影響するか？
• RQ2 同じ世代のDRAMチップ間で、設計由来の遅延変動はどの程度一貫性を示すか？
• RQ3 動的で領域に配慮した遅延チューニングは、信頼性を損なわず全体のDRAMアクセス遅延を短縮できるか？
• RQ4 異なるチップ領域で、規定遅延未満の遅延で動作させた場合の性能と信頼性のトレードオフは何か？

主な発見

• 設計由来の遅延変動はDRAMチップ全体に存在し、周辺構造に近いセルは信頼性保証動作に著しく低いアクセス遅延を要する。
• 同じ世代のDRAMチップ間で、遅延に影響を受ける領域の位置は一貫しており、固定された設計レイアウトに起因する。
• 提案手法により、規定動作遅延と比較してDRAMアクセス遅延を最大25％まで短縮できる。
• 各領域の最小安全遅延内での動作を保証することで、システムの信頼性を維持している。
• ハードウェアの再設計なしに、低コストで実際の動作状態に応じて動的に適応可能なため、性能向上が可能である。