[論文レビュー] REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption

Aikata Aikata, Ahmet Can Mert+3 more|arXiv (Cornell University)|Aug 5, 2023

Cryptography and Data Security被引用数 6

ひとこと要約

REEDは、モジュラーな2.5次元統合を活用してモノリシックASICの制限を克服する、完全に同型暗号化（FHE）向けの最初のチップレットベースでスケーラブルなハードウェアアクセラレータを提示する。24コアCPUよりも最大5,982倍の高速化を達成し、最先端のASICよりも2倍のエネルギー効率を実現する。同時に、計算と通信の並列処理を可能とし、高精度なエンドツーエンド暗号化ディープラーニング学習をサポートする。

ABSTRACT

Fully Homomorphic Encryption (FHE) enables privacy-preserving computation and has many applications. However, its practical implementation faces massive computation and memory overheads. To address this bottleneck, several Application-Specific Integrated Circuit (ASIC) FHE accelerators have been proposed. All these prior works put every component needed for FHE onto one chip (monolithic), hence offering high performance. However, they suffer from practical problems associated with large-scale chip design, such as inflexibility, low yield, and high manufacturing cost. In this paper, we present the first-of-its-kind multi-chiplet-based FHE accelerator `REED' for overcoming the limitations of prior monolithic designs. To utilize the advantages of multi-chiplet structures while matching the performance of larger monolithic systems, we propose and implement several novel strategies in the context of FHE. These include a scalable chiplet design approach, an effective framework for workload distribution, a custom inter-chiplet communication strategy, and advanced pipelined Number Theoretic Transform and automorphism design to enhance performance. Experimental results demonstrate that REED 2.5D microprocessor consumes 96.7 mm$^2$ chip area, 49.4 W average power in 7nm technology. It could achieve a remarkable speedup of up to 2,991x compared to a CPU (24-core 2xIntel X5690) and offer 1.9x better performance, along with a 50% reduction in development costs when compared to state-of-the-art ASIC FHE accelerators. Furthermore, our work presents the first instance of benchmarking an encrypted deep neural network (DNN) training. Overall, the REED architecture design offers a highly effective solution for accelerating FHE, thereby significantly advancing the practicality and deployability of FHE in real-world applications.

研究の動機と目的

• モノリシックASICベースのFHEアクセラレータのスケーラビリティと実用性の制限を解決すること。
• チップレットベースのモジュラー設計を採用することで、開発コストを低減し、市場投入までの期間を短縮すること。
• DNN学習のようなメモリ集約的ワークロードにおいて、計算と通信の並列処理を可能とすること。
• 最小限の精度損失で高精度かつ安全な同型計算を可能とすること。
• FHEを用いたエンドツーエンド暗号化されたディープニューラルネットワークのトレーニングを実証すること。

提案手法

• 2.5次元統合を用いた、可変な(N₁×N₂)チップレットベースのアーキテクチャを採用し、スケーラビリティと高い出荷率を実現する。
• スループットを最大化するために、ブロッキングしないパイプライン化された数論的変換（NTT）および自動同型ユニットを実装する。
• データ交換のオーバーヘッドを最小限に抑えるための新規なチップレット間通信戦略を統合する。
• 異なるパフォーマンスおよび面積制約に柔軟に対応できる、モジュラーでスケーラブルな設計手法を採用する。
• 精度とパフォーマンスのバランスを図るために、54ビットワードサイズでバッチ処理可能な同型演算をサポートする。
• 大規模ワークロードに不可欠な、データ移動とオンチップ処理を重ねる計算と通信の並列処理を実現する。

Figure 1: Design hierarchy for chiplet-based HE accelerator.

実験結果

リサーチクエスチョン

• RQ1 チップレットベースのFHEアクセラレータは、モノリシックASICと比較して、より高いスケーラビリティと低い製造コストを達成できるか？
• RQ2 ブロッキングしないチップレット間通信スキームは、FHEアクセラレーションにおけるスループットにどのように寄与するか？
• RQ3 計算と通信の並列処理は、DNNトレーニングのようなメモリ集約的FHEワークロードにおけるパフォーマンスに、どの程度向上効果をもたらすか？
• RQ4 エンドツーエンド暗号化ディープラーニングにおいて、精度とパフォーマンスのバランスを取る最適なワードサイズは何か？
• RQ5 チップレットベースの設計は、暗号化モデルトレーニングのような実用的で高スループットなFHEワークロードをサポートできるか？

主な発見

• REED 2.5Dは、24コアCPU（Intel X5690）に対して、同型計算で最大5,982倍の高速化を達成した。
• 7nmプロセスで、177 mm²の面積と82.5 Wの平均消費電力を有し、最先端のASICよりも2倍のエネルギー効率を実現した。
• 既存のASICアクセラレータと比較して、開発コストを50％削減し、市場投入までの期間を短縮できた。
• MNIST用の完全な29日間のDNNトレーニングをわずか7.7分で完了し、メモリ集約的ワークロードにおいて優れたパフォーマンスを示した。
• 54ビットワードサイズは、DNNトレーニングで95.2％の高い精度を維持し、ワードサイズを短縮しても精度損失が最小限に抑えられた。
• REEDは、暗号化されたディープニューラルネットワークトレーニングの最初のベンチマークを実施し、実世界への実用的導入の可能性を示した。

Figure 2: (a) Side view of two chiplet-based REED 2.5D, and (b) top view of four chiplet-based REED 2.5D.