[論文レビュー] Resource-Aware Just-in-Time OpenCL Compiler for Coarse-Grained FPGA Overlays

Abhishek Kumar Jain, Douglas L. Maskell+1 more|arXiv (Cornell University)|May 8, 2017

Parallel Computing and Optimization Techniques参考文献 17被引用数 3

ひとこと要約

本論文は、DSPベースの粗粒度FPGAオーバーレイを標的とするリソース対応型のジャストインタイム（JIT）OpenCLコンパイラを提示する。従来のFPGAの配置・配線手順を回避することで、1秒未塔のコンパイル時間を実現した。このアプローチにより、ワークステーション上でVivadoと比較してPAR時間に1,250倍の高速化を達成し、Zynq ARMプロセッサ上で実行する際には300倍の高速化を実現した。また、50 μs未満で実行時におけるカーネルの複製と設定を可能とした。

ABSTRACT

FPGA vendors have recently started focusing on OpenCL for FPGAs because of its ability to leverage the parallelism inherent to heterogeneous computing platforms. OpenCL allows programs running on a host computer to launch accelerator kernels which can be compiled at run-time for a specific architecture, thus enabling portability. However, the prohibitive compilation times (specifically the FPGA place and route times) are a major stumbling block when using OpenCL tools from FPGA vendors. The long compilation times mean that the tools cannot effectively use just-in-time (JIT) compilation or runtime performance scaling. Coarse-grained overlays represent a possible solution by virtue of their coarse granularity and fast compilation. In this paper, we present a methodology for run-time compilation of OpenCL kernels to a DSP block based coarse-grained overlay, rather than directly to the fine-grained FPGA fabric. The proposed methodology allows JIT compilation and on-demand resource-aware kernel replication to better utilize available overlay resources, raising the abstraction level while reducing compile times significantly. We further demonstrate that this approach can even be used for run-time compilation of OpenCL kernels on the ARM processor of the embedded heterogeneous Zynq device.

研究の動機と目的

• FPGA OpenCLツールの著しく長いコンパイル時間という問題を解決し、JITコンパイルと実行時パフォーマンスのスケーリングを可能にする。
• 細粒度FPGAファブリックの制限を克服するため、配置・配線の高速化を実現する粗粒度オーバーレイアーキテクチャを用いる。
• リソースに応じた実行時におけるカーネル複製を可能にし、ハードウェア利用効率とパフォーマンスを向上させる。
• Zynq ARMのような埋め込みプロセッサ上でエンドツーエンドのJITコンパイルを実証し、ポータブルかつ動的加速を支援する。
• オーバーレイベースのFPGAコンパイルにおける、コンパイル速度とリソースオーバーヘッドのトレードオフを定量的に評価する。

提案手法

• OpenCLカーネルをDSPブロックベースの粗粒度オーバーレイにコンパイルするため、LLVMフロントエンドを活用したカスタム自動マッピングフローを設計する。
• ベンダーや関係のないコンパイルパイプラインを実装し、低レベルのFPGA詳細を抽象化することで、コンパイルの複雑さを低減する。
• オーバーレイアーキテクチャに特化した変更を加えた配置・配線（PAR）ツールフローを用い、コンパイル時間を著しく短縮する。
• ZynqのARMプロセッサ上にOpenCLランタイムインfra（pocl）をデプロイし、埋め込みシステム上でJITコンパイルとカーネル実行を可能にする。
• 利用可能なオーバーレイリソースに基づいた動的カーネル複製をサポートし、実行時におけるパフォーマンススケーリングを実現する。
• オーバーレイとネイティブFPGA実装との間で、PAR時間、周波数、リソース使用率（DSP、論理スライス）、および設定時間の測定と比較を実施する。

実験結果

リサーチクエスチョン

• RQ1 従来のFPGAの配置・配線と比較して、粗粒度FPGAオーバーレイはOpenCLカーネルのコンパイル時間を顕著に短縮できるか？
• RQ2 Zynqのような埋め込みFPGAプラットフォーム上で、オーバーレイアプローチを用いることでJITコンパイルをどの程度実現できるか？
• RQ3 直接FPGA実装と比較して、粗粒度オーバーレイを使用する際のパフォーマンスおよびリソースオーバーヘッドはどの程度か？
• RQ4 このオーバーレイ手法を用いることで、JIT環境においてオンデマンドでリソースに応じたカーネル複製を効果的にサポートできるか？
• RQ5 オーバーレイの設定時間は、完全なFPGAファブリックと比較してどの程度短くなるか？

主な発見

• 高スペックワークステーション上でVivadoのネイティブFPGAフローと比較して、オーバーレイベースの配置・配線プロセスは約1,250倍高速である。
• ZynqのARMプロセッサ上で実行する際、オーバーレイのPARプロセスは依然としてネイティブFPGAフローの300倍以上高速である。
• 直接FPGA実装と比較して、オーバーレイはDSPブロック使用量が3.4倍、論理スライス使用量が32倍に増加する。
• 簡素化されたルーティングと予測可能な配置のおかげで、最大周波数は1.6倍向上した。
• 設定時間は750倍短縮され、FPGAでは31.6 msであったのに対し、8×8オーバーレイでは42.4 μsにまで短縮された。
• 本システムは、ZynqのARMプロセッサのみを用いてJITコンパイルと実行時カーネル複製を効果的に実装し、埋め込みプラットフォームでの実現可能性を示した。