[論文レビュー] Reverse Engineering Camouflaged Sequential Integrated Circuits Without Scan Access

Mohamed El Massad, Siddharth Garg+1 more|arXiv (Cornell University)|Oct 28, 2017

Physical Unclonable Functions (PUFs) and Hardware Security参考文献 3被引用数 4

ひとこと要約

本論文は、スキャンアクセスが利用できない状況下で、カモフラージュされた順序回路を逆引きするための新規な攻撃を提示する。境界付きモデルチェッカーを用いて、カモフラージュされたゲートの機能を一意に特定する入力シーケンスの集合（識別的集合）を同定する。この手法により、VIPERプロセッサのサブセットである大規模な順序回路が2時間未塔でデカモフラージュに成功し、スキャンアクセスが逆引きのための必須条件ではないことを示した。

ABSTRACT

Integrated circuit (IC) camouflaging is a promising technique to protect the design of a chip from reverse engineering. However, recent work has shown that even camouflaged ICs can be reverse engineered from the observed input/output behaviour of a chip using SAT solvers. However, these so-called SAT attacks have so far targeted only camouflaged combinational circuits. For camouflaged sequential circuits, the SAT attack requires that the internal state of the circuit is controllable and observable via the scan chain. It has been implicitly assumed that restricting scan chain access increases the security of camouflaged ICs from reverse engineering attacks. In this paper, we develop a new attack methodology to decamouflage sequential circuits without scan access. Our attack uses a model checker (a more powerful reasoning tool than a SAT solver) to find a discriminating set of input sequences, i.e., one that is sufficient to determine the functionality of camouflaged gates. We propose several refinements, including the use of a bounded model checker, and sufficient conditions for determining when a set of input sequences is discriminating to improve the run-time and scalabilty of our attack. Our attack is able to decamouflage a large sequential benchmark circuit that implements a subset of the VIPER processor.

研究の動機と目的

• カモフラージュされた順序回路におけるセキュリティギャップを解消すること。特に、従来のSATベースの攻撃では内部状態の制御・観測のためのスキャンチェーンアクセスが必要であった点を改善する。
• 内部状態がアクセス不可能な状況下でも、実世界のハードウェアIP保護の制約を反映した実用的な順序回路の逆引き手法を開発すること。
• モデルチェックがSATソルバーの制限を克服し、順序回路において識別的入力シーケンスを効率的に同定できることを示すこと。
• VIPERプロセッサのサブセットを含む大規模な順序回路ベンチマークに対する攻撃のスケーラビリティと有効性を評価すること。
• 完全回復が達成できない場合の代替手段としての部分的デカモフラージュを検討し、攻撃者の探索空間を顕著に削減できることを示すこと。

提案手法

• 攻撃は境界付きモデルチェッカーを用いて、カモフラージュされた順序回路におけるゲート構成の可能性を段階的に絞り込む入力シーケンスを繰り返し同定する。
• 複数の状態遷移にわたる出力応答を観測することで、カモフラージュされたゲートの機能を一意に特定する入力シーケンスの集合（識別的集合）を導入する。
• デカモフラージュに十分な入力集合であることを示す十分条件を採用し、実行時間とスケーラビリティを向上させる。
• 部分的完了のための改良を導入：残存するすべての有効な構成で同じ識別子を持つゲートは、完全デカモフラージュが達成されていなくてもデカモフラージュ済みとみなす。
• OC/NR手法を用いてカモフラージュされたゲートを有する順序回路ベンチマーク（例：s27, s400, s5378, VIPER）に攻撃を適用する。
• 終了条件は、回路の複雑さに応じて、一意の完了（UC）、結合的同等性（CE）、無限大モデルチェック（UMC）のいずれかとなる。

実験結果

リサーチクエスチョン

• RQ1 スキャンチェーンへのアクセスがなければ、カモフラージュされた順序回路を逆引きできるか？（従来、SATベースの攻撃ではスキャンチェーンが必須であった。）
• RQ2 入力シーケンス集合が順序回路のデカモフラージュに十分であるかどうかを判定する計算複雑性は何か？
• RQ3 境界付きモデルチェックは、順序回路における識別的入力シーケンスの同定において、SATソルバーを上回る性能を示せるか？
• RQ4 カモフラージュされたゲートの数が、逆引きプロセスのスケーラビリティと実行時間に与える影響は何か？
• RQ5 完全デカモフラージュが達成できない場合、部分的デカモフラージュが攻撃者の探索空間をどの程度削減できるか？

主な発見

• 攻撃は、5,000以上のゲートを有する大規模な順序回路であるVIPERプロセッサのサブセットベンチマークを2時間未塔で成功裏にデカモフラージュした。
• s444ベンチマークでは、36個の識別的入力シーケンスを必要とし、150,569秒（約41.8時間）で完了した。終了条件は結合的同等性（CE）であった。
• s382ベンチマークでは、34個の識別的入力と17,713秒（約4.9時間）を要し、無限大モデルチェッカー（UMC）による終了となった。
• 完全デカモフラージュに失敗した場合でも、部分的完了により32個のカモフラージュされたゲートのうち21〜29個が正しく特定され、攻撃者の探索空間が最大で16通りにまで削減された。
• s1196ベンチマークにおいて、カモフラージュされたゲート数が32から256に増加しても、識別的集合に含まれる入力シーケンスの長さは常に10以下に保たれた。
• 識別的入力集合の十分性を判定する問題がPSPACEに属することを示し、攻撃の計算複雑性に対する理論的基盤を確立した。