[論文レビュー] Revisiting FPGA Acceleration of Molecular Dynamics Simulation with Dynamic Data Flow Behavior in High-Level Synthesis

Jason Cong, Zhenman Fang+2 more|arXiv (Cornell University)|Nov 11, 2016

Embedded Systems Design Techniques参考文献 11被引用数 9

ひとこと要約

この論文は、高水準合成（HLS）を用いた分子動力学（MD）シミュレーションのFPGA高速化を再検討し、HLSツールが動的（条件付き）データフロー動作をサポートしていないことが、RTLと比較して性能を2倍制限していることを特定した。データ駆動型ストリーミングとPEアレイカスタマイズを可能にする自動化されたRTLテンプレートベースのフローを導入することで、ApoA1ベンチマークにおいてConvey HC1ex FPGA上で12コアCPUと比較して19.4倍の高速化と39倍のエネルギー効率向上を達成した。

ABSTRACT

Molecular dynamics (MD) simulation is one of the past decade's most important tools for enabling biology scientists and researchers to explore human health and diseases. However, due to the computation complexity of the MD algorithm, it takes weeks or even months to simulate a comparatively simple biology entity on conventional multicore processors. The critical path in molecular dynamics simulations is the force calculation between particles inside the simulated environment, which has abundant parallelism. Among various acceleration platforms, FPGA is an attractive alternative because of its low power and high energy efficiency. However, due to its high programming cost using RTL, none of the mainstream MD software packages has yet adopted FPGA for acceleration. In this paper we revisit the FPGA acceleration of MD in high-level synthesis (HLS) so as to provide affordable programming cost. Our experience with the MD acceleration demonstrates that HLS optimizations such as loop pipelining, module duplication and memory partitioning are essential to improve the performance, achieving a speedup of 9.5X compared to a 12-core CPU. More importantly, we observe that even the fully optimized HLS design can still be 2X slower than the reference RTL architecture due to the common dynamic (conditional) data flow behavior that is not yet supported by current HLS tools. To support such behavior, we further customize an array of processing elements together with a data-driven streaming network through a common RTL template, and fully automate the design flow. Our final experimental results demonstrate a 19.4X performance speedup and 39X energy efficiency for the widely used ApoA1 MD benchmark on the Convey HC1ex FPGA compared to a 12-core Intel Xeon server.

研究の動機と目的

• FPGAベースのMD高速化における高いプログラミングコストを低減するために、開発時間を短縮する高水準合成（HLS）を活用すること。
• MDシミュレーションにおける動的（条件付き）データフロー動作のサポート不足が原因で生じるHLSツールの性能ボトルネックを特定・診断すること。
• 再利用可能なRTLテンプレートを用いて、HLS生成設計に動的データフロー対応を拡張する自動化された設計フローを開発すること。
• 手で最適化されたRTL設計と同等の性能およびエネルギー効率を達成しながらも、HLSレベルのプログラマビリティを維持すること。
• Convey HC1ex FPGAプラットフォームを用いて、広く使われているApoA1 MDベンチマーク上で提案フローの有効性を実証すること。

提案手法

• MD力計算カーネルの単純なHLS実装から出発し、ループパイプライン化、モジュール複製、メモリパーティショニングなどのHLS最適化を段階的に適用する。
• 共通のRTLテンプレートを用いて、動的データフロー動作をネイティブにサポートしないHLSツールに対応するためのプロセッシングエレメント（PE）アレイおよびデータ駆動型ストリーミングネットワークをカスタマイズする。
• 強化されたRTLアーキテクチャをHLS設計フローに自動統合する仕組みを構築し、ユーザーがHLS環境にとどまりつつもRTLレベルの性能を獲得できるようにする。
• 性能と面積オーバーヘッドのバランスを取るために、距離計算モジュールおよび力計算モジュールの複製数を変化させた設計空間探索を実施する。
• 最終設計をConvey HC1ex FPGAに実装・評価し、12コアIntel Xeonサーバーと比較して性能およびエネルギー効率を測定する。

実験結果

リサーチクエスチョン

• RQ1 高水準合成（HLS）のみで、MDシミュレーション高速化において手で最適化されたRTL設計と同等の性能を達成できるか、その程度はいかほどか？
• RQ2 MDシミュレーションに動的データフロー動作を適用する際、現在のHLSツールに生じる主な性能制限要因は何か？
• RQ3 MD力計算に一般的に見られる動的（条件付き）データフロー動作を、HLS生成設計で効果的にサポートするにはどうすればよいか？
• RQ4 手動でのRTLコーディングを必要とせずに、最適化されたHLSと参照RTLアーキテクチャの間の性能ギャップを自動化された設計フローで埋め合わせることは可能か？
• RQ5 HLSと特定のRTLレベルの強化を組み合わせることで、MDワークロードに対してどの程度の性能およびエネルギー効率の向上が達成できるか？

主な発見

• 完全に最適化されたHLS設計は、12コアIntel Xeon CPUと比較して9.5倍の高速化を達成し、ループパイプライン化やモジュール複製といったHLS最適化の有効性を示した。
• HLS最適化をすべて実施したにもかかわらず、動的データフロー動作のサポート不足により、参照RTL設計と比較して2倍遅く、力計算PEの利用率がわずか約25％にとどまり、性能が制限された。
• データ駆動型ストリーミングおよびPEアレイ設定用のカスタムRTLテンプレートの導入により、処理素子の完全な利用が可能になり、性能ギャップが解消された。
• 最終的なHLS-RTLハイブリッド設計は、Convey HC1ex FPGA上で12コアCPUサーバーと比較して19.4倍の高速化と39倍の高いエネルギー効率を達成した。
• 設計空間探索の結果、1つの力計算モジュールあたり4つの距離計算モジュールを複製すると、性能当たりの面積効率が最適化され、2.5倍の高速化を達成しながら25％の面積オーバーヘッドに抑えることができた。
• 提案された自動化フローは、最小限の手動RTL作業で高性能アクセラレータを効果的に生成でき、高水準プログラミングモデルによるMDシミュレーションの実用的FPGA高速化を可能にした。