[論文レビュー] Routability in 3D IC Design: Monolithic 3D vs. Skybridge 3D CMOS

Jiajun Shi, Mingyu Li+3 more|arXiv (Cornell University)|Apr 29, 2016

3D IC and TSV technologies被引用数 5

ひとこと要約

この論文では、垂直ナノワイヤを用いた細粒度の3D ICファブリックSkybridgeを提案する。垂直に接続された論理ゲートを可能とし、ルーティング効率を著しく向上させる。カスタムCADを統合した設計フローを用いることで、モノリシック3D ICと比較して最大1.6倍低いルーティング要求を達成し、2D CMOSと比較して3倍低い消費電力、11倍高い集積密度を実現。金属層のいかなる層においてもルーティング混雑が生じない。

ABSTRACT

Conventional 2D CMOS technology is reaching fundamental scaling limits, and interconnect bottleneck is dominating integrated circuit (IC) power and performance. While 3D IC technologies using Through Silicon Via or Monolithic Inter-layer Via alleviate some of these challenges, they follow a similar layout and routing mindset as 2D CMOS. This is insufficient to address routing requirements in high-density 3D ICs and even causes severe routing congestion at large-scale designs, limiting their benefits and scalability. Skybridge is a recently proposed fine-grained 3D IC fabric relying on vertical nanowires that presents a paradigm shift for scaling, while addressing associated 3D connectivity and manufacturability challenges. Skybridge's core fabric components enable a new 3D IC design approach with vertically-composed logic gates, and provide a greater degree of routing flexibility compared to conventional 2D and 3D ICs leading to much larger benefits and future scalability. In this paper, we present a methodology using relevant metrics to evaluate and quantify the benefits of Skybridge vs. state-of-the-art transistor-level monolithic 3D IC (T-MI) and 2D in terms of routability and its impact on large-scale circuits. This is enabled by a new device-to-system design flow with commercial CAD tools that we developed for large-scale Skybridge IC designs in 16nm node. Evaluation for standard benchmark circuits shows that Skybridge yields up to 1.6x lower routing demand against T-MI with no routing congestion (routing demand to resource ratio < 1) at all metal layers. This 3D routability in conjunction with compact vertical gate design in Skybridge translate into benefits of up to 3x lower power and 11x higher density over 2D CMOS, while TLM-3DIC approach only has up to 22% power saving and 2x density improvement over 2D CMOS.

研究の動機と目的

• スケーリングの限界とルーティング混雑の影響により、2Dおよび3D ICにおける増大するインターコネクトボトルネックに対処する。
• 高集積・大規模設計における従来の2Dおよびモノリシック3D ICルーティングパラダイムの制限を克服する。
• 垂直ナノワイヤを用いた新規3D ICファブリックSkybridgeのルーティング可搬性の優位性を、最先端のモノリシック3Dおよび2D CMOSと比較して評価する。
• 標準ベンチマークと商業CADツールを用いて、Skybridgeのパフォーマンス、消費電力、面積の利点を定量的に評価する。
• 将来の大規模3D ICに向けたSkybridgeのスケーラビリティおよび製造可能性の優位性を示す。

提案手法

• 16nmノードにおける大規模Skybridge ICのための、商業CADツールを活用した新規デバイスからシステムまでの設計フローを開発する。
• 垂直ナノワイヤを用いて、Skybridgeのコアファブリックを実装し、垂直に接続された論理ゲートと強化された層間接続性を実現する。
• 垂直ナノワイヤをプログラマブルなインターコネクトとして扱う新しいルーティングモデルを適用し、層間を細粒度かつ柔軟にルーティング可能にする。
• ルーティング要求対リソース比という指標を用いて混雑度を定量化し、Skybridgeをモノリシック3D IC（T-MI）および2D CMOSと比較する。
• 標準ベンチマーク回路を用いたシミュレーションを通じて、3つの技術のルーティング可搬性、消費電力、集積密度を評価する。
• トランジスタレベルのモデリングとシステムレベルの分析を統合し、エンド・ツー・エンドのパフォーマンスとスケーラビリティを評価する。

実験結果

リサーチクエスチョン

• RQ1 Skybridgeの垂直ナノワイヤベースファブリックは、従来の2Dおよびモノリシック3D ICと比較して、どのようにルーティング可搬性を向上させるか？
• RQ2 Skybridgeは大規模3D IC設計において、どの程度までルーティング混雑を解消できるか？
• RQ3 Skybridgeを2D CMOSおよびT-MIと比較した場合、消費電力効率および集積密度でどの程度の定量的利点が得られるか？
• RQ4 新規設計フローは、Skybridgeアーキテクチャを用いたスケーラブルで製造可能な3D ICをどのように実現するか？
• RQ5 Skybridgeは、すべての金属層において低ルーティング要求を維持しながら、高集積密度を達成できるか？

主な発見

• Skybridgeは、すべての金属層においてモノリシック3D IC（T-MI）と比較して最大1.6倍低いルーティング要求を達成し、どの金属層でもルーティング混雑が生じない（比 < 1）。
• Skybridgeは2D CMOSと比較して最大3倍低い消費電力、11倍高い集積密度を実現。T-MIの22％の消費電力削減と2倍の密度向上を大きく上回る。
• Skybridgeでは、すべての金属層においてルーティング混雑が生じないことが維持され、大規模設計における強固なスケーラビリティを示している。
• 垂直ナノワイヤベースファブリックにより、垂直に接続された論理ゲートと細粒度のインターコネクト柔軟性を可能とする3D IC設計のパラダイムシフトが実現された。
• 提案されたCADを統合した設計フローは、16nmノードにおける大規模Skybridge IC設計を成功裏にサポートし、実用的妥当性を裏付けた。
• Skybridgeのコンactな垂直ゲート設計が、ベンチマーク評価で観察された消費電力および面積効率の向上に大きく寄与している。