[論文レビュー] Scale-Out Processors & Energy Efficiency.

Pouya Esmaili-Dokht, Mohammad Bakhshalipour+3 more|arXiv (Cornell University)|Aug 14, 2018

Parallel Computing and Optimization Techniques参考文献 18被引用数 8

ひとこと要約

この論文は、パフォーマンス・パー・ワット（P3）を最適化基準として採用することで、データセンタワークロード向けスケールアウトプロセッサを再評価している。パフォーマンス・パー・ユニット・アーリア（PD）ではなく、P3を最適化基準とすることで、PDの最適なポッド構成がエネルギー効率を最大化することを示している。研究では、16コア、4-MB LLCポッドが、さまざまなテクノロジーノードおよび部品の消費電力変動に対しても最適なままであることを確認しており、スケールアウトプロセッサ設計においてエネルギー効率とパフォーマンス密度が一致していることを裏付けている。

ABSTRACT

Scale-out workloads like media streaming or Web search serve millions of users and operate on a massive amount of data, and hence, require enormous computational power. As the number of users is increasing and the size of data is expanding, even more computational power is necessary for powering up such workloads. Data centers with thousands of servers are providing the computational power necessary for executing scale-out workloads. As operating data centers requires enormous capital outlay, it is important to optimize them to execute scale-out workloads efficiently. Server processors contribute significantly to the data center capital outlay, and hence, are a prime candidate for optimizations. While data centers are constrained with power, and power consumption is one of the major components contributing to the total cost of ownership (TCO), a recently-introduced scale-out design methodology optimizes server processors for data centers using performance per unit area. In this work, we use a more relevant performance-per-power metric as the optimization criterion for optimizing server processors and reevaluate the scale-out design methodology. Interestingly, we show that a scale-out processor that delivers the maximum performance per unit area, also delivers the highest performance per unit power.

研究の動機と目的

• パフォーマンス・パー・ユニット・アーリアではなく、エネルギー効率（パフォーマンス・パー・ワット）を主たる最適化基準として用いることで、スケールアウトプロセッサ設計を再評価すること。
• パフォーマンス密度（PD）の最適なポッド構成が、スケールアウトワークロードにおいてもエネルギー効率（P3）を最大化するかを特定すること。
• コア、キャッシュ、DRAMの消費電力の変動が最適なポッド構成に与える影響を分析すること。
• データセンター環境におけるプロセッサ設計意思決定に与えるDRAMのエネルギーの影響を評価すること。

提案手法

• 本研究では、サイクル・アキュレートなシミュレーション、解析的モデル、技術レポートを用いて、14 nmプロセス技術、95Wの消費電力予算、280 mm²の面積制約下でのプロセッサ組織を評価している。
• 主たる指標としてパフォーマンス・パー・ワット（P3）を採用し、従来型、タイル型、スケールアウト型プロセッサアーキテクチャを比較している。
• 部品の消費電力（コア、LLC、DRAM）をベースライン値の0.1×から10×までスイープすることで、最適なポッド構成のロバスト性を評価している。
• 16コア、4-MB LLCポッドを複数の構成で評価し、さまざまな消費電力条件下での安定性を確認している。
• オーダーレス（OoO）およびインオーダー（In-order）コア設計を含み、最大6つのシングルチャネルDDR4メモリコントローラーを想定している。
• 複数のテクノロジーノードおよびDRAMパラメータを用いて結果を検証することで、発見の一般性を評価している。

実験結果

リサーチクエスチョン

• RQ1 パフォーマンス・パー・ユニット・アーリア（PD）を最適化したプロセッサが、スケールアウトワークロードにおいてもパフォーマンス・パー・ワット（P3）を最適化するのか？
• RQ2 コアの動的および静的消費電力、LLCの消費電力、DRAMアクセスエネルギーの変動が最適なポッド構成に与える影響は何か？
• RQ3 16コア、4-MB LLCポッド構成は、さまざまなテクノロジーノードおよびシステムパラメータにおいてロバストであるか？
• RQ4 最適化モデルにDRAMエネルギーを組み込むと、最適なポッドサイズおよびキャッシュサイズの選定にどのような影響を与えるか？
• RQ5 最適なポッド構成が変化する条件は何か？また、部品レベルの消費電力変動に対してどれほど感度が高いのか？

主な発見

• 16コア、4-MB LLCポッド構成は、パフォーマンス・パー・ワット（P3）およびパフォーマンス・パー・ユニット・アーリア（PD）の両方において最適であり、スケールアウトプロセッサ設計においてエネルギー効率とパフォーマンス密度が一致していることを示している。
• コアの動的消費電力が10倍になっても、最適なポッド構成に変化はなく、コア消費電力の変動に対して高いロバスト性を示している。
• 最適なポッド構成が変化するのは、コアの静的消費電力が8倍に増加するか、LLC消費電力が4.7倍に増加する場合に限る。これは、設計選択に影響を与えるのは極端な消費電力変化に限ることを示している。
• DRAMアクセスエネルギーは顕著な影響を持つ。DRAMアクセス消費電力が10倍になると、メモリアクセス頻度を減らすために、より大きなLLCへのシフトが最適な構成となる。
• 最適なポッド構成は、広範なテクノロジーノードおよびDRAMパラメータの範囲で安定しており、16コア、4-MB LLC設計の広範な適用可能性を示している。
• DRAMエネルギーを最適化モデルに組み込むことで、メモリアクセス効率がスケールアウトワークロードにおける最適プロセッサ組織を決定づける重要な要因であることが確認された。