[論文レビュー] Self-Partial and Dynamic Reconfiguration Implementation for AES using FPGA

Zine El Abidine Alaoui Ismaili, Ahmed Moussa|ArXiv.org|Sep 12, 2009

Cryptographic Implementations and Security参考文献 12被引用数 26

ひとこと要約

本稿では、FPGA上でMicroBlazeプロセッサを用いてAES暗号化のための自己部分的かつ動的再構成アーキテクチャを提示する。これにより、実行時におけるコプロセッサの選択が可能となり、面積と性能の最適化が達成される。FPGAが実行時に特定の領域を再構成することで、埋め込みシステムにおける高いセキュリティと効率性を実現し、リソース使用量を削減しながら、デジタル通信における強力な機密性を維持する。

ABSTRACT

This paper addresses efficient hardware/software implementation approaches for the AES (Advanced Encryption Standard) algorithm and describes the design and performance testing algorithm for embedded system. Also, with the spread of reconfigurable hardware such as FPGAs (Field Programmable Gate Array) embedded cryptographic hardware became cost-effective. Nevertheless, it is worthy to note that nowadays, even hardwired cryptographic algorithms are not so safe. From another side, the self-reconfiguring platform is reported that enables an FPGA to dynamically reconfigure itself under the control of an embedded microprocessor. Hardware acceleration significantly increases the performance of embedded systems built on programmable logic. Allowing a FPGA-based MicroBlaze processor to self-select the coprocessors uses can help reduce area requirements and increase a system's versatility. The architecture proposed in this paper is an optimal hardware implementation algorithm and takes dynamic partially reconfigurable of FPGA. This implementation is good solution to preserve confidentiality and accessibility to the information in the numeric communication.

研究の動機と目的

• FPGAを用いた埋め込みシステムにおけるAES暗号化のための効率的なハードウェア/ソフトウェア協調設計を構築すること。
• 固定ハードウェア実装の限界を克服し、実行時における再構成を可能にすることで、セキュリティとリソース利用効率を向上させること。
• FPGAにおける動的部分再構成を活用し、MicroBlazeプロセッサが必要に応じて自らコプロセッサを選択・デプロイできるようにすること。
• 実行時における暗号モジュールの再構成を通じて、システムの多様性を高め、面積オーバーヘッドを低減すること。
• 適応可能なハードウェア加速を通じて、数値通信システムにおける強力な機密性とアクセス可能性を確保すること。

提案手法

• FPGAに埋め込まれたMicroBlazeプロセッサが動的部分再構成を管理する。
• FPGAは再構成可能な領域に分割されており、特定のモジュール（例：AESコプロセッサ）を実行時に再ロードできる。
• プロセッサは現在のワークロード要件に応じて、必要な暗号化ハードウェアモジュールを選択しダウンロードする。
• FPGAがプロセッサの制御下で自らの構成を変更する自己再構成プラットフォームを採用する。
• AES暗号化におけるスループット向上と遅延低減を図るため、選択的なハードウェア加速が適用される。
• 実行時における重要な暗号コンポonentsの再構成を可能にすることで、セキュリティと効率性の両立が実現される。

実験結果

リサーチクエスチョン

• RQ1 FPGAにおける動的部分再構成をどのように活用することで、埋め込みシステムにおけるAES暗号化の性能と適応性を向上させられるか？
• RQ2 FPGAベースの暗号システムにおいて、実行時におけるコプロセッサ選択が面積効率性とシステムの多様性に与える影響は何か？
• RQ3 自己再構成可能なFPGAは、リアルタイム通信システムにおいて固定ハードウェア実装よりも強固なセキュリティ保証を提供できるか？
• RQ4 再構成可能なAESモジュールと統合されたMicroBlazeプロセッサの統合が、システムの遅延とスループットに与える影響は何か？
• RQ5 自己部分的再構成可能なAESアーキテクチャにおいて、リソース利用効率と性能のトレードオフはどのようなものか？

主な発見

• 提案されたアーキテクチャにより、FPGA内でのAESモジュールの動的かつ部分的再構成が可能となり、システムの適応性が向上した。
• 再構成管理にMicroBlazeプロセッサを用いることで、固定ハードウェアの必要性が低減し、面積オーバーヘッドが削減された。
• 再構成可能な領域におけるAES演算のハードウェア加速により、性能が向上した。
• 実行時の暗号実装の変更を可能にすることで、サイドチャネル攻撃に対する脆弱性が低減され、セキュリティが強化された。
• 効率的なオンデマンド暗号化を可能にすることで、デジタル通信における機密性とアクセス可能性が両立された。
• 実装により、自己再構成可能なFPGAが、埋め込みシステムにおける性能、リソース使用量、セキュリティのバランスを効果的に実現できることを示した。