[論文レビュー] Side Channel Attacks on STTRAM and Low-Overhead Countermeasures

Nitin Rathi, Helia Naeimi+1 more|arXiv (Cornell University)|Mar 22, 2016

Semiconductor materials and devices被引用数 3

ひとこと要約

本論文は、データ極性に依存する書き込み遅延および電流の特性を利用し、書き込み操作中の供給電流の変動を介して機密データを推測する、スピン転送トルクRAM（STTRAM）に対するサイドチャnel攻撃を提示する。本研究では、低コストな対策として、短時間保持STTRAM、1ビットパリティ、複数ビットランダム書き込み、一定電流ドライバを提案し、区別可能な電流シグネチャを最大30％まで低減することで、攻撃者が完全なデータワードを回復するのを著しく困難にする。

ABSTRACT

Spin Transfer Torque RAM (STTRAM) is a promising candidate for Last Level Cache (LLC) due to high endurance, high density and low leakage. One of the major disadvantages of STTRAM is high write latency and write current. Additionally, the latency and current depends on the polarity of the data being written. These features introduce major security vulnerabilities and expose the cache memory to side channel attacks. In this paper we propose a novel side channel attack model where the adversary can monitor the supply current of the memory array to partially identify the sensitive cache data that is being read or written. We propose several low cost solutions such as short retention STTRAM, 1-bit parity, multi-bit random write and constant current write driver to mitigate the attack. 1-bit parity reduces the number of distinct write current states by 30% for 32-bit word and the current signature is further obfuscated by multi-bit random writes. The constant current write makes it more challenging for the attacker to extract the entire word using a single supply current signature.

研究の動機と目的

• データ依存の書き込み電流および遅延に起因するSTTRAMにおけるサイドチャネル脆弱性を特定・利用すること。
• 書き込み操作中の供給電流の変動が、機密キャッシュデータの漏洩を引き起こすメカニズムを分析すること。
• パフォーマンスや面積を著しく損なわずに、サイドチャネル漏洩を最小限に抑える低コストでハードウェア効率の良い対策を設計すること。

提案手法

• 攻撃者がSTTRAMへの書き込み時に供給電流を監視することで、書き込まれるデータを推測するサイドチャネルモデルを提案する。
• 電流シグネチャ解析の時間窓を短縮するために、短時間保持STTRAMを導入する。
• 1ビットパリティを採用し、32ビットワードの書き込みにおいて、区別可能な書き込み電流状態を30％削減する。
• 複数ビットランダム書き込みを適用し、実際に書き込まれるデータを隠蔽することで、電流トレースのエントロピーを向上させる。
• データ依存の電流変動をマスクするため、一定電流ドライバを設計する。
• 複数の対策を組み合わせることで、区別可能な電流シグネチャを最小限に抑え、完全なデータ回復を不可能にする。

実験結果

リサーチクエスチョン

• RQ1 STTRAMにおける供給電流の変動は、書き込み操作中に機密データを抽出するために利用可能か？
• RQ2 データ極性がSTTRAMの書き込み電流および遅延に与える影響は何か？また、この特性はサイドチャネル攻撃に利用可能か？
• RQ3 1ビットパリティは、STTRAMの書き込みにおいて区別可能な電流状態をどの程度削減できるか？
• RQ4 複数ビットランダム書き込みおよび一定電流ドライバは、サイドチャネル漏洩をどの程度効果的に隠蔽できるか？
• RQ5 パフォーマンスや面積に顕著な影響を与えることなく、低コストな対策を設計可能か？

主な発見

• 1ビットパリティ方式により、32ビットワードの書き込みにおいて区別可能な書き込み電流状態が30％削減され、攻撃表面が縮小される。
• 複数ビットランダム書き込みは、実際に書き込まれるデータを効果的に隠蔽し、電流トレース解析の難易度を高める。
• 一定電流ドライバを採用することで、攻撃者が1つの電流シグネチャから全データワードを抽出するのを著しく困難にする。
• 短時間保持STTRAMとランダム書き込みの組み合わせにより、観測可能なサイドチャネル信号の時間窓とエントロピーが両方とも低減される。
• 提案された対策は低コストであり、アーキテクチャの大幅な変更を要せず、実世界への導入に実用的である。