[論文レビュー] Silicon photonic subspace neural chip for hardware-efficient deep learning.

Chenghao Feng, Jiaqi Gu+5 more|arXiv (Cornell University)|Nov 11, 2021

Neural Networks and Reservoir Computing参考文献 48被引用数 7

ひとこと要約

本論文は、バタフライ型のシリコン光集積回路を用いて、光学部品の使用量、チップ面積、消費電力の低減を図りながら、画像認識タスクにおいて競争力のある性能を維持する、ハードウェア効率の良い光子的部分空間ニューラルネットワーク（PSNN）を提案する。さらに、ハードウェアに配慮したトレーニングフレームワークを導入することで、デバイスの精度要件を最小限に抑え、ノイズ耐性を向上させた。

ABSTRACT

As deep learning has shown revolutionary performance in many artificial intelligence applications, its escalating computation demand requires hardware accelerators for massive parallelism and improved throughput. The optical neural network (ONN) is a promising candidate for next-generation neurocomputing due to its high parallelism, low latency, and low energy consumption. Here, we devise a hardware-efficient photonic subspace neural network (PSNN) architecture, which targets lower optical component usage, area cost, and energy consumption than previous ONN architectures with comparable task performance. Additionally, a hardware-aware training framework is provided to minimize the required device programming precision, lessen the chip area, and boost the noise robustness. We experimentally demonstrate our PSNN on a butterfly-style programmable silicon photonic integrated circuit and show its utility in practical image recognition tasks.

研究の動機と目的

• 既存の光子的ニューラルネットワーク（ONN）がディープラーニングアクセラレータにおいて高いハードウェアコストと消費電力を要する問題に対処すること。
• タスクの性能を損なわず、光子的ニューラルネットワークに必要な光学部品数とチップ面積を削減すること。
• デバイスのプログラミング精度要件を最小限に抑え、ハードウェアノイズに強いトレーニングフレームワークを開発すること。
• プログラマブルなシリコン光子チップを用いて、実世界の画像認識タスクにおけるPSNNアーキテクチャの実用的妥当性を実証すること。

提案手法

• 部分空間射影を活用することで、必要な光学部品数を削減する光子的部分空間ニューラルネットワーク（PSNN）アーキテクチャの設計。
• 再構成可能なバタフライ型シリコン光子集積回路を実装し、プログラマブルな光学行列演算を可能にする。
• 低精度デバイスプログラミングを最適化し、ノイズ耐性を高めるハードウェアに配慮したトレーニングフレームワークの導入。
• 位相シフターの分解能やアモルフィズム応答の非理想性といったハードウェア制約を考慮した微分可能トレーニングプロセスの採用。
• ニューラルネットワークのレイヤーを光子的サブスペースにマッピングし、各レイヤーあたりの有効な光学部品数を最小限に抑える。
• 実際のシリコン光子チップを用いた実験的デモンストレーションを通じて、画像分類タスクにおけるアーキテクチャの妥当性を検証する。

実験結果

リサーチクエスチョン

• RQ1 競争力のある性能を維持しつつ、光学部品数とチップ面積を顕著に削減できる光子的ニューラルネットワークアーキテクチャを設計できるか？
• RQ2 デバイスの精度やノイズといったハードウェア制約を、光子的ニューラルネットワークのトレーニング段階で効果的に対処できるか？
• RQ3 部分空間射影は、光子的ニューラルネットワークに必要な光学部品数をどの程度削減できるか？
• RQ4 ハードウェアに配慮したトレーニングフレームワークは、シリコン光子回路における位相エラーとアモルフィズムエラーに対する耐性を向上させられるか？
• RQ5 提案されたPSNNアーキテクチャは、実際のプログラマブルな光子チップ上で実用的な画像認識タスクに適しているか？

主な発見

• PSNNアーキテクチャは、以前のONNアーキテクチャと同等の画像認識性能を達成しながら、光学部品数を減らし、チップ面積も削減した。
• ハードウェアに配慮したトレーニングフレームワークにより、デバイスのプログラミング精度要件が著しく低減され、ハードウェアの複雑さが軽減された。
• バタフライ型シリコン光子チップを用いた実験的デモンストレーションにより、PSNNが実世界のディープラーニング推論に実用可能であることが確認された。
• トレーニングフレームワークが非理想的なデバイス応答を最適化したため、アーキテクチャはハードウェアノイズに対してより高い耐性を示した。
• 従来の光子的ニューラルネットワーク設計と比較して、PSNNはエネルギー消費と面積コストを顕著に削減できた。