[論文レビュー] Simulations of hybrid charge-sensing single-electron-transistors and CMOS circuits

Tetsufumi Tanamoto, Keiji Ono|arXiv (Cornell University)|Aug 24, 2021

Mechanical and Optical Resonators参考文献 25被引用数 7

ひとこと要約

本稿では、スケーラブルな量子読み出しを実現するため、ペアドされた単一電子トランジスタ（SET）を用いた2段階型CMOS統合型電荷センシング回路を提案する。参照SETと対象SETの差動出力をCMOS差動アンプおよびSRAMラッチで増幅することで、デバイスのばらつきや温度漂いに対しても耐性があり、デジタル出力（0/1）を安定して得られる。これにより、4.2 Kおよび-30 °Cの低温環境下でも、SETを実用的な量子コンputingアーキテクチャに統合することが可能になる。

ABSTRACT

Single-electron transistors (SETs) have been extensively used as charge sensors in many areas such as quantum computations. In general, the signals of SETs are smaller than those of complementary metal-oxide semiconductor (CMOS) devices, and many amplifying circuits are required to enlarge these signals. Instead of amplifying a single small output, we theoretically consider the amplification of pairs of SETs, such that one of the SETs is used as a reference. We simulate the two-stage amplification process of SETs and CMOS devices using a conventional SPICE (Simulation Program with Integrated Circuit Emphasis) circuit simulator. Implementing the pairs of SETs into CMOS circuits makes the integration of SETs more feasible because of direct signal transfer from the SET to the CMOS circuits.

研究の動機と目的

• 単一電子トランジスタ（SET）をCMOS回路にスケーラブルに統合し、量子情報処理用途に応用すること。
• pAレベルの小さなSET信号振幅を、単一デバイス増幅に代えて差動増幅を用いることで克服すること。
• 低温環境（4.2 Kおよび-30 °C）におけるデバイスパラメータのばらつきおよび温度漂いに対しても、回路が安定して動作することを保証すること。
• 従来のデジタルCMOS論理回路と直接インターフェース可能なデジタル出力（0/1）を、差動SET信号のラッチングによって実現すること。

提案手法

• 回路は2段階の増幅を採用する。まず、SETをpMOSトランジスタに直接接続し、微小な電流を測定可能な電圧スイングに増幅する。
• 次に、対象SETの出力と参照SETの出力を比較する差動アンプ（DA）またはSRAMベースのラッチが、デジタル信号を出力する。
• ワードラインに接続されたnMOSトランジスタを介して、参照SETと対象SETを選択可能であり、アレイ構造での動作が可能となる。
• SPICEシミュレーションでは、Verilog-Aモデルを用い、CMOSデバイスにBSIM4パラメータを適用したオーソドックス理論に基づくSETの動作を再現した。
• 温度依存性の分析は、-50 °Cから0 °Cの範囲でCMOSおよびSETの動作をシミュレートし、低温におけるしきい値電圧の変化に特に注目した。
• SETおよびCMOSパラメータ（例：ゲートしきい値、抵抗、静電容量）に10%のばらつきを導入し、耐障害性を検証した。

実験結果

リサーチクエスチョン

• RQ1 ペアドされたSETを用いた2段階増幅方式は、CMOS互換回路において信号対雑音比を著しく向上させ、デジタル出力を可能にするか？
• RQ2 対象SETと参照SETの差動増幅は、デバイスパラメータのばらつきおよび温度漂いの影響をどのように軽減するか？
• RQ3 従来のCMOS SPICEモデル（例：BSIM4）は、低温環境（例：-30 °Cおよび4.2 K）におけるCMOS動作をどれほど正確に再現できるか？
• RQ4 提案された回路アーキテクチャは、量子コンピューティングの読み出し応用に向けた、スケーラブルなSETアレイをサポートできるか？
• RQ5 SETおよびCMOSパラメータの不一致（例：静電容量、抵抗、しきい値電圧に10%のばらつき）が、差動出力および信号検出に与える影響は何か？

主な発見

• pMOSトランジスタによる第1段階増幅により、コウルボスイング信号が約25.9 µV（pA × 25.9 kΩ）からVD = 1.2 Vで約10 mVに増幅された。
• 差動アンプ段階が、対象SETと参照SETの電圧差を安定したデジタル出力（0または1）にラッチングし、直接デジタルインターフェースが可能になった。
• シミュレーション結果から、-50 °Cから0 °Cの温度範囲で出力電圧差（Vout2 – Vout1）が安定しており、温度変動に対する耐性が確認された。
• SETおよびCMOSトランジスタのパラメータに10%のばらつきが生じても、ゲート電圧の調整により、対象SETと参照SETの状態を信頼性高く区別できる。
• クロスカップルド回路バージョンでは、パラメータのばらつきに対しても安定した動作が確認され、SETゲート電圧に応じて明確な出力分離（Vout1 対 Vout2）が得られた。
• 4.2 Kおよび-30 °Cの両環境下でも回路の機能が維持され、後者は従来のSPICEモデルと互換性があるため、実用的なシミュレーションおよび設計が可能になった。