[論文レビュー] SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks

K. Gunawardana, Sanka Peeris+5 more|arXiv (Cornell University)|Mar 12, 2026

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ひとこと要約

SNAP-Vは小規模SNN推論に最適化された2つのニューロモルフィックアクセラレータを搭載するRISC-VベースのSoCを提供。ソフトウェアとハードウェアの推論整合性が高く、エネルギー効率の良いリアルタイムのエッジ性能を実現。

ABSTRACT

Spiking Neural Networks (SNNs) have gained significant attention in edge computing due to their low power consumption and computational efficiency. However, existing implementations either use conventional System on Chip (SoC) architectures that suffer from memory-processor bottlenecks, or large-scale neuromorphic hardware that is inefficient and wasteful for small-scale SNN applications. This work presents SNAP-V, a RISC-V-based neuromorphic SoC with two accelerator variants: Cerebra-S (bus-based) and Cerebra-H (Network-on-Chip (NoC)-based) which are optimized for small-scale SNN inference, integrating a RISC-V core for management tasks, with both accelerators featuring parallel processing nodes and distributed memory. Experimental results show close agreement between software and hardware inference, with an average accuracy deviation of 2.62% across multiple network configurations, and an average synaptic energy of 1.05 pJ per synaptic operation (SOP) in 45 nm CMOS technology. These results show that the proposed solution enables accurate, energy-efficient SNN inference suitable for real-time edge applications.

研究の動機と目的

• 組込み/エッジSNN推論に適した小規模で設定可能なニューロモルフィックハードウェアの必要性を動機づける。
• ニューロモルフィックアクセラレータを統合し、CPUとアクセレータの緊密な結合を可能にするRISC-VベースのSoC（SNAP-V）を設計する。
• 単純さと性能のバランスを取る2つのアクセラレータ変種（Cerebra-SとCerebra-H）を開発する。
• 厳密な偏差内でのHW/SW推論精度を実証し、エッジ展開のためのエネルギーと領域指標を特徴付ける。

提案手法

• デュアルコアRISC-Vサブシステム（MainCoreとSpikeCore）をRoCCベースのインタフェースを介してニューロモルフィックアクセラレータに統合する。
• 低遅延を実現するためのオンチップスパイク符号化/復号用の専用Coding Hardware Unitを実装する。
• Cerebra-S: adjacency-matrix表現のシナプスを用いたグローバルインターコネクトを備えた1024ニューロンのタイル状配列。
• Cerebra-H: メモリ分散ウェイトストレージを持つ階層的NoCアーキテクチャでメモリボトルネックを緩和。
• デタミニスティックなタイミングを実現するハードウェア実装のDecayとThresholdパラメータを持つLIFニューロンモデル。
• 共同シミュレーションとRTL検証を可能にするハードウェア-ソフトウェア共同設計ワークフローを提供。

実験結果

リサーチクエスチョン

• RQ1 SNAP-V上で構成ごとにソフトウェアとハードウェアのSNN推論間にどの程度の精度偏差が生じるか？
• RQ2 Cerebra-SとCerebra-Hはエネルギー効率とクロック周波数でどう比較されるか、トレードオフは何か？
• RQ3 オンチップのスパイク符号化/復号はレイテンシを大幅に削減し、リアルタイムエッジSNN推論のCPU負荷を低減できるか？
• RQ4 階層的NoCは小規模SNNのスパイク通信のスケーラビリティと決定論性にどのように影響するか？

主な発見

• ソフトウェアとハードウェア推論間の平均精度偏差は3%未満（構成全体で2.62%）と報告。
• シナプス動作あたりの平均エネルギーは45nm CMOSで1.05 pJ。
• Cerebra-SとCerebra-Hの電力はそれぞれ518.01 mWと500.10 mWで、最大クロック周波数は10.17 MHzから96.24 MHzへ上昇。
• SNAP-Vのニューロシナプティック部品は1024ニューロンを32ニューロンクラスターに編成し、合計1024ニューロン、全システムで最大524,288シナプスウェイトをサポート。
• Cerebra-Hは階層的NoCを導入してグローバルルーティングのオーバーヘッドを削減し、同時スパイク伝搬を可能にしてエネルギー効率とタイミング決定論を向上。
• RoCC経由の Cortex風 SpikeCoreの協調は、RISC-V SoC内のニューロモルフィックワークロードを統合管理する。