[論文レビュー] Software Development Vehicles to enable extended and early co-design: a RISC-V and HPC case of study

Filippo Mantovani, Pablo Vizcaíno+7 more|arXiv (Cornell University)|Jun 1, 2023

Parallel Computing and Optimization Techniques被引用数 7

ひとこと要約

本論文は、HPCシステムの早期共設計を可能にするソフトウェア開発車両（SDV）を提示し、大規模ベクトルVPUを搭載したRISC-V設計で、FPGAとソフトウェアエミュレーションを用いてハードウェアとシステムソフトウェアの開発チームへフィードバックを提供する事例を示しています。

ABSTRACT

Prototyping HPC systems with low-to-mid technology readiness level (TRL) systems is critical for providing feedback to hardware designers, the system software team (e.g., compiler developers), and early adopters from the scientific community. The typical approach to hardware design and HPC system prototyping often limits feedback or only allows it at a late stage. In this paper, we present a set of tools for co-designing HPC systems, called software development vehicles (SDV). We use an innovative RISC-V design as a demonstrator, which includes a scalar CPU and a vector processing unit capable of operating large vectors up to 16 kbits. We provide an incremental methodology and early tangible evidence of the co-design process that provide feedback to improve both architecture and system software at a very early stage of system development.

研究の動機と目的

• HPCプロトタイピングサイクルの初期段階でソフトウェア開発とハードウェア設計を結びつける方法論を導入する。
• 完全なシステムシミュレーションなしで、ポーティング、テスト、ベンチマーキング、最適化を可能にする、ローエンドのRTLベースSDVインフラストラクチャを提供する。
• スカラーコアと大規模ベクトル処理ユニット（VPU）を特徴とするRISC-V HPC設計でアプローチを実証する。
• ソフトウェアのフィードバックが、初期RTL反復の過程でアーキテクチャとシステムソフトウェアの両方を改善する方法を示す。

提案手法

• SDV対応評価ワークフローを3段階で定義する：スカラーRISC-Vプラットフォームへのポーティング、ソフトウェア/エミュレーションによるベクトライズ、FPGAプロトタイプでの性能分析。
• SDVコンポーネントを組み立て統合する：RVV対応RISC-Vプラットフォーム（商用）、Vehave RVVエミュレータ、RTL付きFPGAベースのエミュレーション（VCU128）とハードウェアカウンター、トレース（PAPI、Extrae）、ILA信号によるRTL計装を含む。
• 命令レベルのトレース、ベクトル長、ハードウェアカウンターを収集・分析して、コンパイラ最適化、メモリアクセスパターン、RTL調整を導く。
• 商用スカラープラットフォームとFPGA RTLの両方でバイナリを実行可能とし、OS、ライブラリ、アプリが高信頼性レベル環境で動作するようクロスプラットフォーム互換性を提供する。
• ソフトウェア開発者とハードウェア設計者のフィードバックループを閉じるための可視化・トレースツール（Paraver、Vehaveトレース、ILAトレース）を提供する。

Figure 1: Co-design flow for hardware (green) and software (blue)

実験結果

リサーチクエスチョン

• RQ1 SDVはHPC RTL開発中にソフトウェアからハードウェアへの早期フィードバックループをどのように促進できるか？
• RQ2 ローエンドRTLベースのSDVインフラストラクチャは、完全システムシミュレータなしで有用かつ適時なフィードバックを提供できるか？
• RQ3 RISC-V HPC設計におけるベクトライズの可能性とRTLパフォーマンスを診断するために必要なソフトウェアおよびハードウェアの計装は何か？
• RQ4 この方法論は、コンパイラ、ライブラリ、アプリケーションと新興ベクトルアーキテクチャの整合性にどのような影響を与えるか？

主な発見

• SDVsは、スカラーへのポーティングからベクトル最適化、FPGAベースの性能分析まで段階的な共設計ワークフローを実現する。
• OS、ライブラリ、アプリをRTL実装上で早期に実行可能にし、ハードウェアとソフトウェアのチームへのフィードバックを加速する。
• VehaveトレースとILAデータから得られるベクトライズの洞察は、コンパイラの再スケジューリングとメモリアクセス最適化を導き、大規模ベクトル長の有効活用を促す。
• RISC-V FFTを用いた実証評価は、ベクトル長を増大させ、メモリパターンを再設計することで、FPGAトレースに見られるように位相ごとに性能特性を変える可能性を示す。
• ツールチェーンはクロスプラットフォームのバイナリをサポートし、発 observable（命令トレース、ベクトル長、ハードウェアカウンター）を提供してRTLとコンパイラの改善を推進する。

Figure 2: Connection between host server and VCU128 board: schematic view