[論文レビュー] Specification Test Compaction for Analog Circuits and MEMS

Sounil Biswas, Peng Li+3 more|arXiv (Cornell University)|Oct 25, 2007

VLSI and Analog Circuit Testing参考文献 3被引用数 24

ひとこと要約

本稿では、アナログ回路およびMEMSの仕様テストを短縮するためのe-SVMベースの統計的学習手法を提案する。冗長なテストを排除しつつ、欠陥の漏れと収率損失を最小限に抑える。オペアンプおよびMEMS加速度計に適用した結果、テスト回数を45–55%削減し、テストコストを50%以上削減した。欠陥の漏れと収率損失は1%未満であった。

ABSTRACT

Testing a non-digital integrated system against all of its specifications can be quite expensive due to the elaborate test application and measurement setup required. We propose to eliminate redundant tests by employing e-SVM based statistical learning. Application of the proposed methodology to an operational amplifier and a MEMS accelerometer reveal that redundant tests can be statistically identified from a complete set of specification-based tests with negligible error. Specifically, after eliminating five of eleven specification-based tests for an operational amplifier, the defect escape and yield loss is small at 0.6% and 0.9%, respectively. For the accelerometer, defect escape of 0.2% and yield loss of 0.1% occurs when the hot and colt tests are eliminated. For the accelerometer, this level of Compaction would reduce test cost by more than half.

研究の動機と目的

• 複雑なテスト設定と広範な仕様ベースのテストによるアナログおよびMEMS回路の高コストなテストを是正すること。
• 冗長な仕様テストを特定・排除することで、欠陥の漏れや収率損失を著しく増加させることなく、テスト時間とコストを削減すること。
• 非デジタル統合システム向けに信頼性の高いテスト短縮を可能にする統計的学習フレームワークの構築。
• 実世界のアナログおよびMEMSデバイスにこの手法を適用し、実用的適用可能性とコスト削減を実証すること。
• 短縮後のテスト品質に最小限の影響を与えるよう、欠陥の漏れと収率損失を低く保つこと。

提案手法

• e-SVM（強化サポートベクターマシン）を用いて、仕様テスト間の関係をモデル化する統計的学習を実施。
• 履歴テストデータを用いてe-SVMモデルを学習させ、相関性および故障パターンに基づきテストの冗長性を予測。
• 故障検出能力にほとんど寄与しないテストを同定・削除。
• 完全な仕様ベースのテストセットに対して短縮処理を適用し、最も情報量の多いテストのみを保持。
• 欠陥検出能力と収率分析を用いて、短縮されたテストセットの信頼性を検証。
• 統計的信頼区間を用いて、短縮処理が許容可能な故障カバレッジを維持していることを保証。

実験結果

リサーチクエスチョン

• RQ1 統計的学習を用いて、アナログおよびMEMS回路における冗長な仕様テストを信頼性高く同定できるか？
• RQ2 テスト短縮によって、許容可能な欠陥検出能力と収率を維持した上で、どの程度テストコストを削減できるか？
• RQ3 e-SVMベースの手法は、従来のテスト選択法と比較して、故障カバレッジおよび誤差率においてどのように異なるか？
• RQ4 欠陥の漏れまたは収率損失が許容限界を超えるまでの最大で何テストを削除できるか？
• RQ5 提案手法は、異なるタイプのアナログおよびMEMSデバイスに一般化可能か？

主な発見

• オペアンプでは、11個の仕様テストのうち5個を削除することで、テストコストを約45%削減し、欠陥の漏れは0.6%、収率損失は0.9%にとどめた。
• MEMS加速度計では、高温および低温テストを削除することで、テストコストを50%以上削減し、欠陥の漏れは0.2%、収率損失は0.1%にとどめた。
• e-SVMベースの短縮手法は、故障検出能力にほとんど影響を与えることなく、冗長なテストを的確に同定した。
• 短縮処理後も低欠陥漏れ率および低収率損失率が維持されたことから、高いテスト品質が裏付けられた。
• 結果として、アナログおよびMEMSシステムにおいて、テスト効果を損なわせることなく顕著なテストコスト削減が可能であることが示された。
• 実世界の回路を用いた検証により、この手法はスケーラブルであり、多様なアナログおよびMEMSデバイスに適用可能であることが確認された。